MOS晶体管的制作方法

摘要

一种MOS晶体管的制作方法，其特征在于，提供衬底，在所述衬底上形成伪栅结构，所述伪栅结构包括栅介质层和位于所述栅介质层上的伪栅电极，在所述伪栅结构两侧形成第一侧墙；以所述伪栅结构和第一侧墙为掩膜，刻蚀所述衬底，在伪栅结构两侧的衬底中形成凹槽；在所述凹槽内填充满半导体材料；形成半导体材料后，在所述第一侧墙之间形成牺牲层，所述牺牲层的厚度小于所述第一侧墙的高度；形成介质层，覆盖所述牺牲层、第一侧墙和所述伪栅结构；对所述介质层进行回刻蚀，在所述伪栅结构两侧、第一侧墙上形成第二侧墙；去除所述牺牲层。采用本发明MOS晶体管的制作方法能够提高后续MOS晶体管的性能。

权利要求

1.一种MOS晶体管的制作方法，其特征在于，包括：提供衬底，在所述衬底上形成伪栅结构，所述伪栅结构包括栅介质层和位于所述栅介质层上的伪栅电极，在所述伪栅结构两侧形成第一侧墙，所述伪栅电极的材料为多晶硅；

以所述伪栅结构和第一侧墙为掩膜，刻蚀所述衬底，在伪栅结构两侧的衬底中形成凹槽，形成所述凹槽的过程中所述第一侧墙的高度降低至所述伪栅结构的高度以下；

在所述凹槽内填充满半导体材料；

形成半导体材料后，在所述第一侧墙之间形成牺牲层，所述牺牲层的厚度小于所述第一侧墙的高度；

形成介质层，覆盖所述牺牲层、第一侧墙和所述伪栅结构；

对所述介质层进行回刻蚀，在所述伪栅结构两侧、第一侧墙上形成第二侧墙；

去除所述牺牲层。

2.根据权利要求1所述的方法，其特征在于，所述MOS晶体管为PMOS晶体管，所述半导体材料为锗硅材料；或者，所述MOS晶体管为NMOS晶体管，所述半导体材料为碳化硅材料。

3.根据权利要求1所述的方法，其特征在于，在所述第一侧墙之间形成牺牲层，所述牺牲层的厚度小于所述第一侧墙的高度包括：在所述伪栅结构、第一侧墙及所述半导体材料表面形成牺牲层；

对牺牲层进行平坦化至伪栅结构；

平坦化牺牲层后，对所述牺牲层进行回刻至露出第一侧墙，并且使所述牺牲层的厚度小于第一侧墙的高度。

4.根据权利要求1所述的方法，其特征在于，所述牺牲层的材料为非晶碳，去除所述牺牲层的方法为灰化。

5.根据权利要求4所述的方法，其特征在于，所述灰化的工艺参数包括：O2流量为

100sccm～500sccm，等离子体发生功率为1000W～2000W，反应时间为60s～120s。

6.根据权利要求4所述的方法，其特征在于，所述非晶碳的形成方法为化学气相沉积或原子层沉积。

7.根据权利要求1所述的方法，其特征在于，所述伪栅结构上形成有掩膜层。

8.根据权利要求7所述的方法，其特征在于，所述牺牲层的厚度为伪栅结构与掩膜层高度和的二分之一至三分之二。

9.根据权利要求7所述的方法，其特征在于，所述介质层的厚度为伪栅结构与掩膜层高度和的二十分之一至四分之一。

10.根据权利要求1所述的方法，其特征在于，所述介质层为单层结构或双层结构。

11.根据权利要求10所述的方法，其特征在于，所述单层结构的介质层的材料为氮化硅。

12.根据权利要求10所述的方法，其特征在于，所述双层结构的介质层包括二氧化硅层、位于所述二氧化硅层上的氮化硅层。

13.根据权利要求1所述的方法，其特征在于，所述凹槽为sigma形凹槽，所述sigma形凹槽的形成方法包括：以所述伪栅结构、第一侧墙为掩模，利用各向异性的干法刻蚀在伪栅结构两侧的衬底内形成矩形凹槽；

利用各向同性的干法刻蚀蚀刻所述凹槽以形成碗状凹槽；

利用湿法刻蚀工艺刻蚀所述碗状凹槽形成sigma形凹槽。

14.根据权利要求1所述的方法，其特征在于，去除所述牺牲层后还包括步骤：对所述半导体材料进行离子注入形成源极和漏极。

15.根据权利要求14所述的方法，其特征在于，形成源极和漏极后，在所述半导体材料表面形成金属硅化物。

16.根据权利要求15所述的方法，其特征在于，形成金属硅化物后，去除所述伪栅电极形成伪栅沟槽，在所述伪栅沟槽中填充金属形成栅电极。

说明书

MOS晶体管的制作方法

技术领域

[0001] 本发明属于半导体制造领域，特别是涉及一种MOS晶体管的制作方法。

背景技术

[0002] 现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS晶体管中的电子，PMOS晶体管中的空穴)迁移率，进而提高驱动电流，以此极大地提高MOS晶体管的性能。对于PMOS晶体管而言，可以采用嵌入式硅锗技术(Embedded SiGe Technology)以在晶体管的沟道区域产生压应力，进而提高载流子迁移率。所谓嵌入式硅锗技术是指在半导体衬底的需要形成源极及漏极的区域中埋置硅锗材料，利用硅与硅锗(SiGe)之间的晶格失配对沟道区域产生压应力。现有技术中有许多关于嵌入式硅锗技术PMOS晶体管的专利以及专利申请，例如2011年6月15日公开的公开号为CN102097491A的中国专利申请文献中公开的嵌入式硅锗技术的PMOS晶体管的形成方法。

[0003] 图1至图5是现有的嵌入式硅锗技术PMOS晶体管的形成方法的剖面结构示意图，具体如下，请参考图1，提供半导体衬底10，在所述半导体衬底10上形成伪栅结构11，所示伪栅结构11包括形成在衬底10上的栅介质层11 1及形成在栅介质层111上的伪栅电极112。所述伪栅结构11上具有硬掩膜层12，在所述伪栅结构11两侧形成LDD结构13；形成所述LDD结构之后，在所述伪栅结构11和硬掩膜12的两侧形成侧墙14；请参考图3，以所述侧墙14为掩膜，刻蚀半导体衬底10，在所述侧墙14两侧形成sigma形凹槽15；请参考图4，形成sigma形凹槽15之后，在所述sigma形凹槽15内填充满硅锗材料16；请参考图5，对所述硅锗材料16进行离子注入形成源极和漏极；离子注入后，在所述sigma形凹槽15内的硅锗材料表面形成金属硅化物17。

[0004] 但是，利用现有技术形成的PMOS晶体管性能不好。

发明内容

[0005] 本发明要解决的技术问题是利用现有技术形成的PMOS晶体管性能不好。

[0006] 为解决上述问题，本发明提供了一种MOS晶体管的形成方法，所述方法包括：

[0007] 提供衬底，在所述衬底上形成伪栅结构，所述伪栅结构包括栅介质层和位于所述栅介质层上的伪栅电极，在所述伪栅结构两侧形成第一侧墙；

[0008] 以所述伪栅结构和第一侧墙为掩膜，刻蚀所述衬底，在伪栅结构两侧的衬底中形成凹槽；

[0009] 在所述凹槽内填充满半导体材料；

[0010] 形成半导体材料后，在所述第一侧墙之间形成牺牲层，所述牺牲层的厚度小于所述第一侧墙的高度；

[0011] 形成介质层，覆盖所述牺牲层、第一侧墙和所述伪栅结构；

[0012] 对所述介质层进行回刻蚀，在所述伪栅结构两侧、第一侧墙上形成第二侧墙；

[0013] 去除所述牺牲层。

[0014] 可选的，所述MOS晶体管为PMOS晶体管，所述半导体材料为锗硅材料；或者，所述MOS晶体管为NMOS晶体管，所述半导体材料为碳化硅材料。

[0015] 可选的，在所述第一侧墙之间形成牺牲层，所述牺牲层的厚度小于所述第一侧墙的高度包括：

[0016] 在所述伪栅结构、第一侧墙及所述半导体材料表面形成牺牲层；

[0017] 对牺牲层进行平坦化至伪栅结构；

[0018] 平坦化牺牲层后，对所述牺牲层进行回刻至露出第一侧墙，并且使所述牺牲层的厚度小于第一侧墙的高度。

[0019] 可选的，所述牺牲层的材料为非晶碳，去除所述牺牲层的方法为灰化。

[0020] 可选的，所述灰化工艺的参数包括：O2流量为100sccm～500sccm，等离子体发生功率为1000W～2000W，反应时间为60s～120s。

[0021] 可选的，所述非晶碳的形成方法为化学气相沉积或原子层沉积。

[0022] 可选的，所述伪栅结构上形成有掩膜层。

[0023] 可选的，所述牺牲层的厚度为伪栅结构与掩膜层高度和的二分之一至三分之二。

[0024] 可选的，所述介质层的厚度为伪栅结构与掩膜层高度和的二十分之一至四分之一。

[0025] 可选的，所述介质层为单层结构或双层结构。

[0026] 可选的，所述单层结构的介质层的材料为氮化硅。

[0027] 可选的，所述双层结构的介质层包括二氧化硅层、位于所述二氧化硅层上的氮化硅层。

[0028] 可选的，所述凹槽为sigma形凹槽，所述sigma形凹槽的形成方法包括：

[0029] 以所述伪栅结构、第一侧墙为掩模，利用各向异性的干法刻蚀在衬底中预形成源极及漏极的区域形成矩形凹槽；

[0030] 利用各向同性的干法刻蚀蚀刻所述凹槽以形成碗状凹槽；

[0031] 利用湿法刻蚀工艺刻蚀所述碗状凹槽形成sigma形凹槽。

[0032] 可选的，去除所述牺牲层后还包括步骤：对所述半导体材料进行离子注入形成源极和漏极。

[0033] 可选的，形成源极和漏极后，在所述半导体材料表面形成金属硅化物。

[0034] 可选的，形成金属硅化物后，去除所述伪栅电极形成伪栅沟槽，在所述伪栅沟槽中填充金属形成栅电极。

[0035] 与现有技术相比，本发明具有以下优点：

[0036] 采用本发明的MOS晶体管的制作方法，在所述伪栅结构两侧形成第二侧墙，并且位于第一侧墙之上，第二侧墙弥补了第一侧墙的高度损失，所述第一侧墙的高度损失是在衬底中形成凹槽并在凹槽内填充半导体材料的过程中形成的，第一侧墙的高度损失会使栅极结构露出，在后续形成金属硅化物的步骤中，第一侧墙无法对露出的伪栅结构进行保护。因此，在后续凹槽内的半导体材料表面形成金属硅化物的步骤中，第一侧墙和第二侧墙共同对伪栅结构进行保护，防止伪栅结构中没有被第一侧墙保护的位置也产生金属硅化物。从而使得后续的伪栅结构中的伪栅电极的去除步骤更容易实现，进而提高形成的MOS晶体管的性能。

附图说明

[0037] 图1至图5是现有PMOS晶体管制作方法在不同制作阶段的剖面结构示意图；

[0038] 图6是本发明的PMOS晶体管的制作流程图；

[0039] 图7至图17是本发明PMOS晶体管制作方法的PMOS晶体管在不同制作阶段的剖面结构示意图。

具体实施方式

[0040] 发明人经过研究发现出现PMOS晶体管性能不好的原因为：

[0041] 请参考图2，所述sigma形凹槽的形成方法包括：以伪栅结构11、侧墙14为掩模，刻蚀衬底10，在伪栅结构11两侧的衬底10中形成碗状凹槽15a。所述碗状凹槽15a的形成方法为利用各向异性的干法刻蚀在伪栅结构11两侧的衬底10中形成矩形凹槽，然后，利用各向同性的干法刻蚀蚀刻所述矩形凹槽，形成碗状凹槽15a。上述的各向异性干法刻蚀和各向同性干法刻蚀对侧墙14造成第一次损伤，使得侧墙14的高度下降。

[0042] 请继续参考图2和图3，将碗状凹槽15a暴露在TMAH(Tetramethyl Ammonium Hydroxied，四甲基氢氧化氨)水溶液中，TMAH水溶液腐蚀衬底10，在衬底10中的碗状凹槽15a区域形成sigma形凹槽15。上述利用TMAH水溶液腐蚀衬底10形成sigma形凹槽15的同时对侧墙14造成第二次损伤，使得侧墙14的高度继续下降。

[0043] 请继续参考图4，形成sigma形凹槽15以后，sigma形凹槽15表面容易发生氧化生成二氧化硅膜(图未示)，向sigma形凹槽15填充硅锗材料16之前，需要采用盐酸将二氧化硅氧化膜清除(pre-clean)，以便硅锗材料16能够更好的填充于sigma形凹槽15内，清除二氧化硅膜的同时，会对侧墙14造成第三次损伤，使得侧墙14的高度进一步下降。经过上述对侧墙14的三次损伤，侧墙14的高度低于伪栅结构11的高度。

[0044] 请参考图5，当在所述sigma形凹槽15内的硅锗材料表面16形成金属硅化物17时，伪栅结构11中没有被侧墙14保护的位置也形成了金属硅化物17，而此处的金属硅化物17很难去除，从而影响后续伪栅结构11中的伪栅电极112的去除和栅极的形成，进而影响后续形成的MOS晶体管的性能。

[0045] 为了解决以上问题，发明人经过创造性劳动，获得了一种MOS晶体管的制作方法。图6是本发明的MOS晶体管的制作流程图。图7至图17是本发明MOS晶体管制作方法的MOS晶体管在不同制作阶段的剖面结构示意图。下面将图7至图17与图6结合起来对本发明MOS晶体管的制作方法进行详细说明。

[0046] 首先请参考图7，执行图6中的步骤S11：提供衬底20，在所述衬底20上形成伪栅结构21，所述伪栅结构21包括栅介质层211和伪栅电极212，在所述伪栅结构21两侧形成第一侧墙24。

[0047] 所述半导体衬底20的材料可以是单晶硅(monocrystalline)衬底，也可以是绝缘体上硅(silicon on insulator)衬底。当然，它也可以是本领域技术人员所熟知的其它衬底材料。

[0048] 伪栅结构21包括形成在衬底20上的栅介质层211及形成在栅介质层211上的伪栅电极212。栅介质层211的材料可为氧化硅，其可利用热氧化法形成。伪栅电极212的材料可为多晶硅，其可利用传统的化学气相沉积(CVD)工艺形成。

[0049] 本实施例中，伪栅结构21的形成方法包括：在衬底20上沉积一层栅介质层(未图示)、在栅介质层上沉积层伪栅电极层(未图示)，在所述伪栅电极层上形成图形化的掩膜层22，所述掩膜层22的材料可以为光刻胶或是氮化硅、氮氧化硅、氮化硼、氮化钛、氮化钽等硬掩膜材料，也可以为光刻胶在上、硬掩膜材料在下的组合掩膜层，组合掩膜层可以提供更好的形貌控制。以所述图形化的掩膜层22为掩膜刻蚀所述伪栅电极层及栅介质层，形成伪栅结构21。

[0050] 接着，本实施例中，在所述伪栅结构21的两侧形成LDD结构23。

[0051] 随着集成电路集成度的提高，半导体器件的尺寸逐步按比例缩小，在半导体器件尺寸按比例缩小的过程中，漏极电压并不随之减小，这就导致源极与漏极之间的沟道区电场增大，在强电场作用下，电子在两次碰撞之间会加速到比热运动速度高许多倍的速度，由于电子的动能很大其被称为热电子，从而引起热电子效应(hot electron effect)。热电子效应会导致热电子向栅介质层211注入，形成栅电极电流和衬底电流，以致影响后续半导体器件和电路的可靠性。为了克服热电子效应，本实施例在伪栅结构21两侧形成轻掺杂漏(Lightly Doped Drain，简称LDD)结构。LDD结构23可以降低电场，并可以显著改进热电子效应。LDD结构23的形成方法可以为：向伪栅结构21两侧的衬底20中进行离子注入。形成所述LDD结构时离子注入剂量为E13/cm2～E15/cm2。

[0052] 在其它实施例中，也可以在所述伪栅结构21的两侧不形成LDD结构23。

[0053] 本实施例中，形成所述LDD结构23之后，在所述伪栅结构21两侧形成第一侧墙24。

[0054] 请继续参考图7，本实施例中，第一侧墙24的形成方法包括：在衬底20及掩膜层22上形成用于形成第一侧墙24的材料层(未图示)，对所述材料层进行回刻(etch back)，在伪栅结构21和掩膜层22的两侧形成第一侧墙24。所述第一侧墙24的材料为氮化硅。

[0055] 在其它实施例中，形成伪栅结构21后，可以先将掩膜层22去除，然后在衬底20及伪栅结构层21上形成用于形成第一侧墙24的材料层(未图示)，对所述材料层进行回刻(etch back)，在伪栅结构21的两侧形成第一侧墙24。所述第一侧墙24的材料为氮化硅。

[0056] 接着，请结合参考图8和图9，执行图6中的步骤S12：以所述伪栅结构21和第一侧墙24为掩膜，刻蚀所述衬底20，在伪栅结构21两侧的衬底中形成凹槽25。

[0057] 本实施例中，对凹槽25的形状可以不作限制，例如可以为矩形、碗形等，本实施例中较佳为sigma形凹槽。sigma形凹槽的开口更加靠近沟道区，有利于后续在沟道区形成较大的应力，以提高沟道区的载流子迁移率，改善晶体管的性能。sigma形凹槽25的形成方法包括：以伪栅结构21、掩膜层22和第一侧墙24为掩膜，刻蚀所述衬底20，在伪栅结构21两侧的衬底中形成碗状凹槽25a(请参考图8)。将碗状凹槽25a暴露在TMAH(Tetramethyl Ammonium Hydroxied，四甲基氢氧化氨)水溶液中，TMAH水溶液腐蚀衬底20，在衬底20中形成碗状凹槽25a的区域形成sigma形凹槽25(请参考图9)。

[0058] 本实施例中，碗状凹槽25a的形成方法包括：利用各向异性的干法刻蚀在伪栅结构21两侧的衬底20中形成矩形凹槽，所述各向异性的干法刻蚀工艺的刻蚀气体包括CF4和HBr。然后，利用各向同性的干法刻蚀蚀刻所述矩形凹槽，形成碗状凹槽25a，所述各向同性的干法刻蚀工艺的刻蚀气体包括Cl2和NF3。

[0059] 本实施例中，sigma形凹槽25的形成工艺参数包括：TMAH水溶液的体积百分比浓度为2％～20％，温度为30℃～60℃，时间为100s～300s。具体的刻蚀时间可根据sigma形凹槽25的期望尺寸而定。TMAH具有较高的腐蚀速率、无毒无污染、便于操作，且TMAH的晶向选择性好，其在晶向<100>及<110>方向上的腐蚀速度较快，而在其它晶向方向，如晶向<111>上的腐蚀速率很缓慢，因此，可利用TMAH水溶液在衬底不同晶向上具有不同刻蚀速率的特性，继续蚀刻碗状凹槽25a以形成sigma形凹槽25。

[0060] 接着，请参考图10，执行图6中的步骤S13，在所述凹槽25内填充满半导体材料26。

[0061] 所述MOS晶体管为PMOS晶体管时，所述半导体材料26为锗硅(SiGe)材料，所述硅锗材料可以引入硅和锗硅之间晶格失配形成的压应力，进一步提高压应力，从而提高PMOS晶体管的性能；当所述MOS晶体管为NMOS晶体管时，所述半导体材料26为碳化硅(SiC)材料，所述碳化硅材料可以引入硅和碳硅之间晶格失配形成的拉应力，进一步提高拉应力，提高NMOS晶体管的性能。

[0062] 需要说明的是，所述sigma形凹槽25内填充满半导体材料26之前需要清除sigma形凹槽25内的被氧化表面。

[0063] 所述半导体材料26的形成工艺为沉积工艺或选择性外延生长工艺。

[0064] 本发明的实施例中，当采用选择性外延生长工艺形成锗硅材料时，采用的反应物包括：硅源气体SiH4、SiH2Cl2或Si2H6，和锗源气体GeH4，用于形成锗硅材料。为了避免锗硅材料内或其他不需要形成锗硅的地方产生杂质，所述反应物中还包括HCl，并且，为了避免半导体衬底20表面的硅被氧化，形成氧化薄膜影响晶体管的性能，在采用选择性外延生长工艺形成锗硅材料的同时还通入氢气。

[0065] 在本发明的实施例中，所述选择性外延沉积工艺形成锗硅材料时，采用的反应物为SiH2Cl2、SiH4、GeH4和H2，其参数范围为：温度为550℃-800℃，压强为5-20Torr，硅源气体SiH2Cl2、SiH4或Si2H6的流量为30-500sccm，HCl的流量为50-500sccm，H2的流量为5slm-50slm，锗源气体GeH4的流量为5sccm-500sccm，碳掺杂气体的流量为5-500sccm。

[0066] 需要说明的是，在本发明的其他实施例中，若半导体材料26为碳化硅时，采用选择性外延生长工艺形成的碳化硅的反应物包括：SiH4和二甲胺硅烷，还可以包括HCl和H2。

[0067] 正如发明人发现和分析所述，在衬底20内形成sigma形凹槽25的过程中对第一侧墙24产生三次损伤，第一侧墙24的高度降低至伪栅结构21的高度以下。当在所述sigma形凹槽25内的半导体材料表面形成金属硅化物时，在伪栅结构21中没有被第一侧墙24保护的位置也形成了金属硅化物，而此处的金属硅化物很难去除，从而影响后续伪栅结构21中伪栅电极212的去除和栅电极的形成，进而影响后续MOS晶体管的性能。

[0068] 在本发明中，结合图11和图12，执行图6中的步骤S 14，形成半导体材料26后，在所述第一侧墙24之间形成牺牲层28，所述牺牲层28的厚度小于所述第一侧墙24的高度。

[0069] 请参考图11，本实施例中，所述sigma形凹槽25内填充满半导体材料26之后，在所述掩膜层22、伪栅结构21、第一侧墙24及所述硅锗材料26表面形成牺牲层28。所述牺牲层28的材料为非晶碳(Amorphous carbon)。

[0070] 牺牲层28的形成方法包括原子层沉积(ALD)、等离子体化学气相沉积(PECVD)、离子蒸发沉积法、溅射法等等，所有这些方法的共同点是反应温度低(为400℃或更低)。在PECVD法或离子蒸发沉积法中，可将碳氢化合物(如丙烯、CH4、C2H2、C2H4、C2H6、C3H8等等)作为原料。为了控制非晶碳层的质量，常常加入氢气。在溅射法中，使用诸如氩气等的稀有气体进行溅射，并且为了控制非晶碳层的质量，一般加入氢气或碳氢化合物气体。

[0071] 然后采用化学平坦化的方法(CMP)将所述牺牲层28平坦至掩膜层22处。

[0072] 在其它实施例中，如果形成伪栅结构21后就将掩膜层22去除，可以在所述伪栅结构21、第一侧墙24及所述硅锗材料26表面形成牺牲层28。然后采用化学平坦化的方法(CMP)将所述牺牲层28平坦至栅极结构21处。

[0073] 请参考图12，平坦化牺牲层28后，对所述牺牲层28进行回刻至露出第一侧墙24，并且使所述牺牲层28的厚度小于第一侧墙24的高度。即，进行回刻操作后，牺牲层28的厚度为伪栅结构21与掩膜层22高度和的二分之一至三分之二。牺牲层28如果太厚，后续的第二侧墙不能形成在第一侧墙24上，容易产生第二侧墙剥离的现象；牺牲层28如果太薄，形成的第二侧墙太厚，影响后续源极与漏极的注入。本实施例中，可利用O2及Cl2、O2及HBr或O2及CF4来对牺牲层28进行回刻。

[0074] 接着，结合图13和图14，请参考图6中的步骤S15，形成介质层27’，覆盖所述牺牲层28、第一侧墙24和所述伪栅结构21。

[0075] 请继续参考图13和图14，回刻所述牺牲层28后，在所述牺牲层28、第一侧墙24、所述伪栅结构21和掩膜层22上形成介质层27’。所述介质层27’的厚度h为伪栅结构21与掩膜层22高度和的二十分之一至四分之一。如果介质层27’太薄，后续对介质层27’进行回刻时，很容易被回刻完，从而无法形成第二侧墙；如果介质层27’太厚，形成的第二侧墙太厚，影响后续源极与漏极的注入。所述介质层27’可以为单层结构或叠层层结构。具体过程如下：

[0076] 请参考图13，当介质层27’为单层结构时，所述介质层27’的材料为氮化硅、氮氧化硅等，其厚度为 单层结构的介质层27’的形成方法包括化学气相沉积法、原子层沉积等等。

[0077] 请参考图14，在另一个实施例中，当介质层27’为叠层结构中的双层结构时，采用沉积工艺在掩膜层22、伪栅结构21、第一侧墙24和牺牲层28表面形成第一介质层27’a和第二介质层27’b，所述第二介质层27’b在第一介质层27’a之上。所述第一介质层27’a和第二介质层27’b的总厚度为介质层27’的厚度h，所述介质层27’的厚度为60埃～100埃。所述第一介质层27’a的材料可以为氧化硅，所述第二介质层27’b的材料可以为氮化硅。

[0078] 在其它实施例中，如果形成伪栅结构21后就将掩膜层22去除，可以在所述牺牲层28、第一侧墙24和所述伪栅结构21形成介质层27’。

[0079] 接着，结合图15和图16，请参考图6中的步骤S16，对所述介质层27’进行回刻蚀，在所述伪栅结构21两侧、第一侧墙24上形成第二侧墙27。

[0080] 请结合参考图13和图15，当介质层27’为单层结构时，对单层结构的介质层进行回刻形成第二侧墙27，所述第二侧墙27位于伪栅结构21的两侧、并且位于第一侧墙24之上。

[0081] 请结合参考图14和图16，在另一个实施例中，当介质层27’为叠层结构中的双层结构时，依次刻蚀所述第一介质层27’a和第二介质层27’b，以形成双层结构的第二侧墙27。当第二侧墙27为叠层结构中的双层结构时，刻蚀所述第一介质层27’a和第二介质层27’b是在同一刻蚀机台中进行，采用干法刻蚀工艺。可以避免在不同刻蚀机台或不同刻蚀工艺刻蚀第一介质层27’a和第二介质层27’b形成第二侧墙27造成的尺寸偏差。

[0082] 接着，请参考图17，执行图6中的步骤S17，去除所述牺牲层28。

[0083] 本实施例中，形成所述第二侧墙27以后(图17中以单层侧墙为例)，去除牺牲层28。可直接利用灰化工艺将牺牲层28去除，这时灰化气体对衬底20上的其它结构造成的损害较少，且工艺非常简单。所述灰化工艺的参数包括：O2流量为100sccm～500sccm，等离子体发生功率为1000W～2000W，时间为60s～120s。

[0084] 接着，去除牺牲层后，对所述半导体材料26进行离子注入形成源极和漏极(图未示)。此步骤为本领域技术人员熟知领域，在此不在赘述。

[0085] 离子注入后，在所述sigma形凹槽25内的半导体材料表面26形成金属硅化物(图未示)。形成金属硅化物后，去除伪栅结构21中的伪栅电极212形成伪栅沟槽，在所述伪栅沟槽中填充金属形成栅电极。

[0086] 在其它实施例中，如果掩膜层22被去除，离子注入后，还需要在栅极结构表面再次形成掩膜层，所述再次形成掩膜层的材料可以为光刻胶或是氮化硅、氮氧化硅、氮化硼、氮化钛、氮化钽等硬掩膜材料，也可以为光刻胶在上与硬掩膜材料在下组合掩膜层，组合掩膜层可以提供更好的形貌控制。然后在硅锗材料表面26形成金属硅化物，防止在栅极表面形成金属硅化物。

[0087] 此步骤为本领域技术人员熟知领域，在此不在赘述。

[0088] 本实施例中，在所述伪栅结构21两侧形成第二侧墙27，所述第二侧墙27位于第一侧墙24之上，后续的在所述sigma形凹槽25内的半导体材料26表面形成金属硅化物的步骤中，第二侧墙27弥补了第一侧墙24的高度损失，所述第一侧墙24的高度损失是在衬底中形成凹槽并在凹槽内填充半导体材料26的过程中形成的，第一侧墙24的高度损失会使栅极结构21露出，在后续形成金属硅化物的步骤中，第一侧墙24无法对露出的伪栅结构21进行保护。因此，在后续的凹槽内的半导体材料表面形成金属硅化物的步骤中，第一侧墙24和第二侧墙27共同对伪栅结构21进行保护，防止伪栅结构中没有被侧墙保护的位置也形成金属硅化物。从而使得后续的伪栅212去除步骤更容易实现，进而提高后续MOS晶体管的性能。

[0089] 上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。