半导体器件及其制造方法

摘要

本发明公开了一种半导体器件，包括衬底、形成于所述衬底上表面的绝缘层、形成于所述绝缘层上的至少一个金属互连层，所述半导体器件还包括形成于所述衬底下表面的至少一个金属层。本发明通过在衬底的下表面形成至少一个金属层，来与形成于衬底上表面的金属互连层形成平板电容，通过将该平板电容连接到半导体器件的输入或输出端，来实现对半导体器件的输入或输出阻抗到目标阻抗的匹配。本发明还提供了这种半导体器件的制造方法，可以便捷且高效地实现半导体器件的输入或输出端的阻抗匹配。

权利要求

1.一种半导体器件的制造方法，该方法包括在用于制造所述半导体器件的衬底的上表面上形成绝缘层，并在所述绝缘层上形成至少一个金属互连层，其特征在于，该方法还包括在所述衬底的下表面上形成至少一个金属层，该方法还包括在所述半导体器件中配置有源区和非有源区，并在所述非有源区中形成至少一个平板电容，其中，所述平板电容包括相对设置的第一极板和第二极板，所述第一极板具有能够与所述半导体器件的封装引脚中的输入引脚、输出引脚或接地引脚相连的区域，所述方法包括如下步骤：S1.在进行位于衬底上表面的所述金属互连层的刻蚀工序时，通过调整刻蚀版图，使得在所述非有源区中保留一部分金属以形成所述第一极板；

S2.在进行位于衬底下表面的所述金属层的刻蚀工序时，通过调整刻蚀版图，使得在所述非有源区中保留一部分金属以形成所述第二极板。

2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在步骤S2之后还包括，在对所述半导体器件进行封装打线时，在其封装框架上调整晶座的位置，使得所述晶座与所述第二极板相接。

3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S2还包括：使得所述第二极板与所述金属层位于所述有源区的部分存在电气隔离。

说明书

半导体器件及其制造方法

技术领域

[0001] 本发明涉及半导体领域，特别涉及一种半导体器件及其制造方法。

背景技术

[0002] 当半导体器件用于射频功率放大电路或者其他某些特定电路时，需要其具有较高的输入输出阻抗。但目前生产制造的很多半导体器件的输入输出阻抗很低，因此需要对这些半导体器件进行阻抗匹配，比如，在外围电路使用大量的分立元件，或者采用键合线将在同一个封装框架上的半导体器件与电容相连接并封装在一起。但这些方法会增加电路的设计难度，降低电路工作的可靠性。同时，由于引入了键合线的等效电感，其工艺的波动对半导体器件性能的稳定性与可靠性都会产生很大的影响。

发明内容

[0003] 为了解决现有技术中对半导体器件进行输入输出阻抗匹配时电路设计难度大以及工艺波动引起的器件稳定性问题，本发明提供了一种半导体器件，包括衬底、形成于所述衬底上表面的绝缘层、形成于所述绝缘层上的至少一个金属互连层，所述半导体器件还包括形成于所述衬底下表面的至少一个金属层。

[0004] 进一步地，所述半导体器件具备有源区和非有源区，所述非有源区中形成有至少一个平板电容。

[0005] 进一步地，所述平板电容包括相对设置的第一极板和第二极板，所述第一极板为在形成所述金属互连层的刻蚀工序中通过调整刻蚀版图而保留在所述非有源区中的一部分金属，所述第二极板为在形成所述衬底下表面的金属层的刻蚀工序中通过调整刻蚀版图而保留在所述非有源区中的一部分金属。

[0006] 优选地，所述第一极板与所述半导体器件的封装引脚中的输入或输出引脚相连，所述第二极板与所述半导体器件的封装框架中的连接到接地端的晶座相接。

[0007] 优选地，所述第一极板与所述半导体器件的封装引脚中的接地引脚相连，所述第二极板与所述半导体器件的封装框架中的连接到输入或输出端的晶座相接。

[0008] 本发明还提供了一种半导体器件的制造方法，该方法包括在用于制造所述半导体器件的衬底的上表面上形成绝缘层，并在所述绝缘层上形成至少一个金属互连层，该方法还包括在所述衬底的下表面上形成至少一个金属层。

[0009] 进一步地，该方法还包括在所述半导体器件中配置有源区和非有源区，并在所述非有源区中形成至少一个平板电容。

[0010] 进一步地，所述平板电容包括相对设置的第一极板和第二极板，所述方法包括如下步骤：S1.在进行位于衬底上表面的所述金属互连层的刻蚀工序时，通过调整刻蚀版图，使得在所述非有源区中保留一部分金属以形成所述第一极板；S2.在进行位于衬底下表面的所述金属层的刻蚀工序时，通过调整刻蚀版图，使得在所述非有源区中保留一部分金属以形成所述第二极板。

[0011] 进一步地，在步骤S2之后还包括，在对所述半导体器件进行封装打线时，在其封装框架上调整晶座的位置，使得所述晶座与所述第二极板相接。

[0012] 优选地，所述步骤S2还包括：使得所述第二极板与所述金属层位于所述有源区的部分存在电气隔离。

[0013] 与现有技术相比，本发明提供的半导体器件及其制造方法，其有益效果在于：

[0014] 1）将用作阻抗匹配的元件集成在半导体器件的内部，从而避免了使用分立元件进行阻抗匹配时电路设计难度大、工作可靠性低的问题，同时也避免了使用键合线方式连接电容进行阻抗匹配时对半导体器件性能的稳定性和可靠性的影响，降低了半导体器件在使用过程中的复杂程度与可能带来的故障率；

[0015] 2）集成在半导体器件内部的用作阻抗匹配的元件采用平板电容，可以方便地采用半导体器件本身的金属互连层和器件下表面的金属层来实现，一方面不需要额外的电容器节约了成本，另一方面也使得集成的难度大大降低；

[0016] 3）可以在半导体器件的制造工艺过程中，通过调整金属互连层以及器件下表面的金属层的刻蚀版图来调整电容的大小，并通过调整电容引脚的连接方式，来进行半导体器件的输入或输出端的阻抗匹配。与现有的半导体器件制造工艺相比，既没有增加工序也没有增加原料的使用，是一种便捷、高效、低成本的制造方法。

附图说明

[0017] 图1为本发明的半导体器件的部分区域的示意性截面图；

[0018] 图2为本发明的半导体器件的平板电容的连接引脚的第一实例的示意性截面图；

[0019] 图3为本发明的半导体器件的平板电容的连接引脚的第二实例的示意性截面图；

[0020] 图4为本发明的半导体器件的第一实施方式的部分区域的示意性截面图；

[0021] 图5为图4的阻抗匹配方式的示意性电路图；

[0022] 图6为本发明的半导体器件的第二实施方式的部分区域的示意性截面图；

[0023] 图7为图6的阻抗匹配方式的示意性电路图；

[0024] 图8为本发明的半导体器件的第三实施方式的部分区域的示意性截面图；

[0025] 图9为图8的阻抗匹配方式的示意性电路图；

[0026] 图10为本发明的半导体器件的第四实施方式的部分区域的示意性截面图；

[0027] 图11为图10的阻抗匹配方式的示意性电路图；

[0028] 图12为本发明的半导体器件的第五实施方式的部分区域的示意性截面图；

[0029] 图13为图12的阻抗匹配方式的示意性电路图；

[0030] 图14至图16为本发明的半导体器件的制造方法的优选的实施方式的示意性器件剖面图。

[0031] 主要附图标记说明

[0032] 1：半导体衬底       2：绝缘层

[0033] 3：金属互连层       4：金属层

[0034] 5：晶座             101：引出引脚

[0035] 10：第一极板        20：第二极板

具体实施方式

[0036] 下面结合附图和具体实施方式对本发明的半导体器件及其制造方法作进一步的详细描述，但不作为对本发明的限定。

[0037] 需要说明的是，示意性截面图只示出了半导体器件的部分区域，因此，不能把附图中的边界认为是半导体器件的实际边界。

[0038] 参照图1，为本发明的半导体器件的部分区域的示意性截面图。本发明提供的半导体器件，包括衬底1、依次形成于衬底1上表面的绝缘层2和至少一个金属互连层3，还包括形成于衬底1下表面的至少一个金属层4。半导体器件具备有源区和非有源区，非有源区中形成有至少一个平板电容。平板电容包括相对设置的第一极板10和第二极板20，第一极板10为在形成金属互连层3的刻蚀工序中通过调整刻蚀版图而保留在非有源区中的一部分金属，第二极板20为在形成衬底1下表面的金属层4的刻蚀工序中通过调整刻蚀版图而保留在非有源区中的一部分金属。通过将该平板电容连接到半导体器件的输入或输出端，可以实现对半导体器件的输入或输出阻抗到目标阻抗的匹配。

[0039] 对平板电容的第一极板10的连接可以通过打线引出的方式来实现。如图2所示，金属互连层位于有源区的部分通常会有打线引出的引脚，可以利用该引脚连接器件的输入输出端或者接地端等来实现第一极板10与器件的封装引脚的连接。或者如图3所示，可以在位于非有源区的第一极板10上直接进行打线引出，即引出引脚101，以便于第一极板10与器件的封装引脚连接。

[0040] 对平板电容的第二极板20的连接可以通过在半导体器件的封装框架上调整晶座5的位置，使得晶座5与第二极板20相接，第二极板20通过晶座与器件的输入或输出端、接地端或者其他预定端进行连接。

[0041] 第一实施方式

[0042] 图4为本发明的半导体器件的第一实施方式的部分区域的示意性截面图。该种实现结构，适用于原芯片有源区部分的输入或者输出端位于芯片上表面的情况。第一极板10通过引出引脚101与半导体器件的封装引脚中的输入或输出引脚相连，第二极板20与半导体器件的封装框架中的连接到接地端的晶座5相接。

[0043] 这种连接方式的等效电路示意图如图5所示，即等效为在半导体器件的输入或输出端并联一个电容，从而实现半导体器件的有源区的输入或输出阻抗到目标输入或输出阻抗的匹配。

[0044] 第二实施方式

[0045] 图6为本发明的半导体器件的第二实施方式的部分区域的示意性截面图。该种实现结构，适用于原芯片有源区部分的输入或者输出端位于芯片底部的情况。在该实施方式中，第一极板10与金属互连层3位于有源区的部分电气隔离，第一极板10通过引出引脚101与半导体器件的接地端相连，第二极板20与半导体器件的封装框架中的连接到输入或输出端的晶座5相接。

[0046] 这种连接方式的等效电路示意图如图7所示，即等效为在半导体器件的输入或输出端串联一个电容，从而实现半导体器件的有源区的输入或输出阻抗到目标输入或输出阻抗的匹配。

[0047] 第三实施方式

[0048] 图8为本发明的半导体器件的第三实施方式的部分区域的示意性截面图。在该实施方式中，半导体在有源区中的输入或输出端位于芯片的底部，且第一极板10与金属互连层3位于有源区的部分电气隔离，第一极板10通过引出引脚101与半导体器件的封装引脚中的输入或输出引脚相连，第二极板20与半导体器件的封装框架中的保持电位浮空的晶座5相接。在该实施方式中，晶座5也可以是连接到预定端的，比如连接到直流偏置端。

[0049] 这种连接方式的等效电路示意图如图9所示，即等效为在半导体器件的输入或输出端串联一个电容，从而实现半导体器件的有源区的输入或输出阻抗到目标输入或输出阻抗的匹配。

[0050] 第四实施方式

[0051] 图10为本发明的半导体器件的第四实施方式的部分区域的示意性截面图。第一极板10上的引出引脚101保持电位浮空，第二极板20与半导体器件的封装框架中的连接到输入或输出端的晶座5相接。在该实施方式中，出引脚101也可以与半导体器件的封装引脚中的预定引脚相连，比如与直流偏置引脚相连。

[0052] 这种连接方式的等效电路示意图如图11所示，即等效为在半导体器件的输入或输出端串联一个电容，从而实现半导体器件的有源区的输入或输出阻抗到目标输入或输出阻抗的匹配。

[0053] 第五实施方式

[0054] 以上实施方式中，半导体器件在非有源区中均包含一个平板电容。可以理解的是，本发明的半导体器件在非有源区中可以包含一个或多个平板电容，这些平板电容可以全部并联、全部串联、或者部分并联和部分串联相结合以连接到半导体器件的输入或输出端，来进行输入或输出端的阻抗匹配。

[0055] 下面以半导体器件在非有源区内包括两个平板电容为例进行进一步的描述。参照图12，为本发明的半导体器件的第五实施方式的部分区域的示意性截面图。在该实施方式中，在器件的非有源区形成了两个平板电容，即第一平板电容和第二平板电容。其中第一平板电容的第一极板10通过引出引脚101接地，第二平板电容的第一极板10保持电位浮空。第一平板电容和第二平板电容的第二极板均与半导体器件的封装框架中的连接到输入或输出端的晶座5相接。

[0056] 这种连接方式的等效电路示意图如图13所示，即等效为在半导体器件的输入或输出端先串联一个电容再并联一个电容，从而实现半导体器件的有源区的输入或输出阻抗到目标输入或输出阻抗的匹配。

[0057] 可以理解的是，如果需要在半导体器件内部集成多个电容，可以通过在器件的非有源区形成多个平板电容来实现，平板电容的形成方式包括但不限于上述实现方式。

[0058] 如图14至图16所示，为本发明的半导体器件的制造方法的优选的实施方式的示意性器件剖面图。本发明的半导体器件的制造方法，包括在用于制造半导体器件的衬底1的上表面上形成绝缘层2，并在绝缘层上形成至少一个金属互连层3，还包括在衬底1的下表面上形成至少一个金属层4。同时，在半导体器件中配置有源区和非有源区，并在非有源区中形成至少一个平板电容。该方法还包括如下步骤：

[0059] 如图14所示，在进行位于衬底1上表面的金属互连层3的刻蚀工序时，通过调整刻蚀版图，使得在非有源区中保留一部分金属以形成平板电容的第一极板10。

[0060] 如图15所示，在进行位于衬底1下表面的金属层4的刻蚀工序时，通过调整刻蚀版图，使得在非有源区中保留一部分金属以形成平板电容的第二极板20，并且使得第二极板20与金属层位于有源区的部分存在电气隔离。

[0061] 如图16所示，在对半导体器件进行封装打线时，在其封装框架上调整晶座5的位置，使得晶座5与第二极板20相接。

[0062] 以上所说的绝缘层，可以是一个绝缘层，也可以是多个绝缘层的复合。以上所说的绝缘物质，可以是一个绝缘层，也可以是多个绝缘层的复合；可以是一种绝缘材料，也可以是多种绝缘材料的复合。绝缘材料可以是任何一种阻碍电荷流动的材料，比如干燥的空气等；但优选为介电常数大的绝缘材料，比如二氧化硅等。

[0063] 以上具体实施方式仅为本发明的示例性实施方式，不能用于限定本发明，本发明的保护范围由权利要求书限定。本领域技术人员可以在本发明的实质和保护范围内，对本发明做出各种修改或等同替换，这些修改或等同替换也应视为落在本发明的保护范围内。