FinFET及其制造方法

摘要

公开了FinFET及其制造方法。该FinFET的制造方法，包括：在半导体衬底上形成用于限定半导体鳍片的开口；形成栅极电介质，该栅极电介质共形地覆盖半导体鳍片和开口；在开口内形成第一栅极导体，该第一栅极导体与半导体鳍片的下部相邻；在开口内形成位于第一栅极导体上的绝缘隔离层；形成第二栅极导体，该第二栅极导体的第一部分位于绝缘隔离层上并且与半导体鳍片的上部相邻，该第二栅极导体的第二部分位于半导体鳍片上方；在第二栅极导体侧壁上形成侧墙；以及在半导体鳍片中形成源区和漏区。本发明的FinFET利用第一栅极导体向半导体鳍片的下部施加偏压以减小源区和漏区之间的泄漏。

权利要求

1.一种FinFET的制造方法，包括：在半导体衬底上形成用于限定半导体鳍片的开口；

形成栅极电介质，该栅极电介质共形地覆盖半导体鳍片和开口，且接触鳍的表面和开口的表面；

在开口内形成第一栅极导体，该第一栅极导体与半导体鳍片的下部相邻；

在开口内形成位于第一栅极导体上的绝缘隔离层；

形成第二栅极导体，该第二栅极导体的第一部分位于绝缘隔离层上并且与半导体鳍片的上部相邻，该第二栅极导体的第二部分位于半导体鳍片上方；

在第二栅极导体侧壁上形成侧墙；以及在半导体鳍片中形成源区和漏区。

2.根据权利要求1所述的方法，其中形成第一栅极导体包括：形成用于填充开口的导电层；以及

相对于栅极电介质选择性地蚀刻导电层，使得导电层仅留在开口内而形成第一栅极导体。

3.根据权利要求1所述的方法，其中第一栅极导体由多晶硅组成。

4.根据权利要求1所述的方法，其中形成绝缘隔离层包括：形成绝缘层，该绝缘层填充开口并且覆盖半导体鳍片顶部；以及回刻绝缘层，去除绝缘层位于半导体鳍片顶部的部分并保留绝缘层在开口内的一部分，从而形成绝缘隔离层。

5.根据权利要求4所述的方法，其中形成用于填充开口的绝缘层包括：通过高密度等离子体淀积方法形成绝缘层，该绝缘层在开口内的部分的厚度大于位于半导体鳍片顶部的部分的厚度。

6.根据权利要求5所述的方法，其中刚刚形成的绝缘层位于半导体鳍片顶部的部分的厚度小于绝缘层在开口内的部分的厚度的三分之一。

7.根据权利要求1所述的方法，其中形成第二栅极导体包括：形成用于填充开口的导电层；以及

相对于栅极电介质选择性地蚀刻导电层，以形成与半导体鳍片相交的第二栅极导体。

8.根据权利要求7所述的方法，其中第二栅极导体沿着与半导体鳍片的长度方向垂直的方向延伸。

9.根据权利要求1所述的方法，在形成绝缘隔离层和形成第二栅极导体的步骤之间，还包括：去除栅极电介质的暴露部分；以及

形成另一个栅极电介质，该另一个栅极电介质共形地覆盖半导体鳍片和开口。

10.根据权利要求1所述的方法，在形成绝缘隔离层和形成第二栅极导体的步骤之间，还包括：在栅极电介质上形成界面层；以及

形成另一个栅极电介质，该另一个栅极电介质共形地覆盖半导体鳍片和开口并位于界面层上。

11.根据权利要求9或10所述的方法，在形成另一个栅极电介质和形成第二栅极导体之间，还包括：在所述另一个栅极电介质上形成功函数调节层。

12.根据权利要求1所述的方法，在形成源区和漏区之后，还包括：以第二栅极导体和侧墙作为掩模，去除栅极电介质的暴露部分，以露出半导体鳍片的顶部表面；以及进行硅化，在第二栅极导体和半导体鳍片的顶部形成硅化物。

13.一种FinFET，包括：

半导体衬底；

在半导体衬底中形成的半导体鳍片；

位于半导体鳍片的两端的源/漏区；

位于半导体鳍片上的栅极电介质，栅极电介质接触半导体鳍片的表面和半导体衬底的表面；

与半导体鳍片的下部相邻的第一栅极导体；

位于第一栅极导体上的绝缘隔离层；

第二栅极导体，该第二栅极导体的第一部分位于绝缘隔离层上并且与半导体鳍片的上部相邻，该第二栅极导体的第二部分位于半导体鳍片上方；以及位于第二栅极导体侧壁上的侧墙。

14.根据权利要求13所述的FinFET，其中所述第一栅极导体沿着与半导体鳍片的长度方向平行的方向延伸。

15.根据权利要求13所述的FinFET，其中所述第二栅极导体与半导体鳍片相交。

16.根据权利要求15所述的FinFET，其中所述第二栅极导体沿着与半导体鳍片的长度方向垂直的方向延伸。

17.根据权利要求13所述的FinFET，其中所述第一栅极导体由多晶硅组成。

18.根据权利要求13所述的FinFET，其中所述第二栅极导体由多晶硅组成。

19.根据权利要求13所述的FinFET，其中所述绝缘隔离层由HDP氧化物组成。

20.根据权利要求13所述的FinFET，其中绝缘隔离层的厚度为10-20nm。

21.根据权利要求13所述的FinFET，其中所述栅极电介质包括第一栅极电介质和第二栅极电介质，第一栅介质将该第一栅极导体与半导体衬底和半导体鳍片隔开，第二栅介质将第二栅极导体与半导体鳍片隔开。

说明书

FinFET及其制造方法

技术领域

[0001] 本发明涉及半导体技术，更具体地，涉及FinFET及其制造方法。

背景技术

[0002] 随着平面型半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了立体型半导体器件如FinFET(鳍片场效应晶体管)。FinFET包括用于形成沟道区的半导体鳍片和至少覆盖半导体鳍片的一个侧壁的栅堆叠。栅堆叠与半导体鳍片相交，并包括栅极导体和栅极电介质。栅极电介质将栅极导体和半导体鳍片之间隔开。FinFET可以具有双栅、三栅或环栅配置，而且半导体鳍片的宽度(即厚度)小，因此FinFET可以改善栅极导体对沟道区的载流子的控制以及抑制短沟道效应。

[0003] 可以采用体硅衬底和绝缘体上硅(SOI)晶片制造FinFET。基于体硅衬底的FinFET在大批量制造(massive production)时具有低成本的优点。然而，在半导体鳍片的下部，半导体衬底可能提供源区和漏区之间的漏电路径，从而导致器件性能劣化甚至失效。

发明内容

[0004] 本发明的目的是提供一种减小源区和漏区之间的泄漏的FinFET。

[0005] 根据本发明的一方面，提供一种FinFET的制造方法，包括：在半导体衬底上形成用于限定半导体鳍片的开口；形成栅极电介质，该栅极电介质共形地覆盖半导体鳍片和开口；在开口内形成第一栅极导体，该第一栅极导体与半导体鳍片的下部相邻；在开口内形成位于第一栅极导体上的绝缘隔离层；形成第二栅极导体，该第二栅极导体的第一部分位于绝缘隔离层上并且与半导体鳍片的上部相邻，该第二栅极导体的第二部分位于半导体鳍片上方；在第二栅极导体侧壁上形成侧墙；以及在半导体鳍片中形成源区和漏区。

[0006] 根据本发明的另一方面，提供一种FinFET，包括：半导体衬底；在半导体衬底中形成的半导体鳍片；位于半导体鳍片的两端的源/漏区；位于半导体鳍片上的栅极电介质；与半导体鳍片的下部相邻的第一栅极导体；位于第一栅极导体上的绝缘隔离层；第二栅极导体，该第二栅极导体的第一部分位于绝缘隔离层上并且与半导体鳍片的上部相邻，该第二栅极导体的第二部分位于半导体鳍片上方；以及位于第二栅极导体侧壁上的侧墙。

[0007] 在本发明中，利用第一栅极导体向半导体鳍片的下部施加偏压以减小源区和漏区之间的泄漏。

附图说明

[0008] 通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

[0009] 图1至8示出根据本发明的实施例制造FinFET的方法的流程图，其中在图1至6以及7a和8a中示出沿着一个方向的截面图，在图7b和8b中示出俯视图以及截面图的截取位置；

[0010] 图9示出根据本发明的实施例的FinFET的透视图；以及

[0011] 图10示出根据本发明的实施例的FinFET的模拟结果。

具体实施方式

[0012] 以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

[0013] 为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

[0014] 应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。

[0015] 在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

[0016] 除非在下文中特别指出，FinFET的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体或者是其他导电材料，例如为TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3，氮化物例如包括Si3N4，硅酸盐例如包括HfSiOx，铝酸盐例如包括LaAlO3，钛酸盐例如包括SrTiO3，氧氮化物例如包括SiON。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。

[0017] 本发明可以各种形式呈现，以下将描述其中一些示例。

[0018] 按照本发明的方法的实施例，执行图1至8所示的以下步骤，在图中示出了各阶段的半导体结构的截面图。

[0019] 如图1所示，提供半导体衬底101。该半导体衬底101可以是各种形式的衬底，例如但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。

[0020] 然后，将半导体衬底101图案化以形成半导体鳍片102。该图案化可以包括以下步骤：通过包含曝光和显影的光刻工艺，在半导体衬底101上形成含有图案的光致抗蚀剂掩模PR1；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，去除半导体衬底101的暴露部分，形成用于限定半导体鳍片102的开口。通过控制蚀刻时间，可以控制蚀刻到达期望的深度，进而控制半导体鳍片102的高度。

[0021] 应当指出，尽管在图中示出了一个半导体鳍片102，但本发明不限于此，而是可以同时为一个FinFET形成多个半导体鳍片。例如，多个半导体鳍片对于增加导通电流是有利的。

[0022] 接下来，通过在溶剂中溶解或灰化去除光致抗蚀剂掩模PR1。然后，通过已知的沉积工艺，如CVD(化学气相沉积)、PVD(物理气相沉积)、原子层沉积、溅射等，在半导体结构的表面上形成共形的高k介质层103和覆盖的多晶硅层104。高k介质层103例如是厚度约5-10nm的HfO2层。多晶硅层104的厚度应当足以填充开口。通过选择性的干法蚀刻或湿法蚀刻，例如反应离子蚀刻(RIE)，相对于下方的高k介质层103，选择性地去除多晶硅层104的一部分，如图2所示。通过控制蚀刻时间，去除多晶硅层104位于开口外部的部分，并且进一步回蚀刻多晶硅层104位于开口里面的一部分。结果，多晶硅层104位于开口内的剩余部分形成第一栅极导体，如图2所示。

[0023] 接下来，可以通过高密度等离子体沉积(HDP)工艺，在半导体结构的表面上形成氧化物层105。通过控制工艺淀积参数，使得氧化物层105在半导体鳍片的顶部上的部分厚度远远小于位于半导体鳍片之间的开口内的部分厚度，优选为半导体鳍片的顶部上的部分厚度小于位于半导体鳍片之间的开口内的部分厚度的三分之一，优选小于四分之一，且优选为氧化物层105在半导体鳍片的顶部上的部分的厚度小于半导体鳍片之间间距(即开口宽度)的一半。在本发明的一个实施例中，其中氧化物层105在开口内的部分的厚度大于80nm，氧化物层105位于半导体鳍片顶部的部分的厚度小于20nm。

[0024] 通过选择性的干法蚀刻或湿法蚀刻，例如反应离子蚀刻(RIE)，相对于高k介质层103，回蚀刻氧化物层105。通过控制蚀刻时间，完全去除氧化物层105在半导体鳍片的顶部上的部分，以及部分去除氧化物层105位于半导体鳍片之间的开口内的部分。

[0025] 结果，经过蚀刻的氧化物层105仅仅位于开口内多晶硅层104的上方，例如厚度约为10-20nm，如图4所示。氧化物层105例如由氧化硅组成，作为用于分隔开将要形成的第二栅极导体和已经形成的第一栅极导体的绝缘隔离层。

[0026] 接下来，通过上述已知的沉积工艺，在半导体结构的表面上形成第二栅极导体106，如图5所示。第二栅极导体106的厚度应当足以填充开口并覆盖半导体鳍片102。如果需要，可通过化学机械抛光(CMP)平整半导体结构的表面。

[0027] 可选地，在形成第二栅极导体106之前，还可以去除高k介质层103的暴露部分，以及形成厚度约为2-5nm的共形的高k介质层(例如HfO2，未示出)，以提供附加的高质量的栅极电介质，该附加的高质量的栅极电介质共形地覆盖半导体鳍片102和开口。

[0028] 可选地，在形成第二栅极导体106之前，还可以预先形成厚度约为0.3-0.7nm的共形的界面层(例如氧化硅，未示出)和厚度约为2-5nm的共形的高k介质层(例如HfO2，未示出)，以提供附加的高质量的栅极电介质。

[0029] 仍然可选地，在形成第二栅极导体106之前还可以形成功函数调节层(未示出)。功函数调节层例如可以包括TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa、NiTa、MoN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSi、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx及其组合，厚度约为2-10nm。正如本领域的技术人员已知的那样，功函数调节层是优选的层，包含功函数调节层的栅堆叠(如HfO2/TiN/多晶Si)可以有利地获得减小的栅极漏电流。

[0030] 接下来，采用光致抗蚀剂掩模PR2，通过上述的图案化工艺将第二栅极导体106形成为期望的图案，如图6所示。图案化之后的第二栅极导体106与半导体鳍片相交，例如沿着大致垂直于半导体鳍片102的长度方向的方向延伸。在图案化中，相对于下方的高k介质层103和氧化物层105选择性地去除第二栅极导体106的暴露部分。

[0031] 接下来，通过在溶剂中溶解或灰化去除光致抗蚀剂掩模PR2，以暴露第二栅极导体106的表面。然后，通过上述的已知的沉积工艺，在半导体结构的表面上沉积例如10-50纳米的氮化物层。通过各向异性蚀刻去除氮化物层与半导体衬底101的主表面平行延伸的部分。
氮化物层位于第二栅极导体106的侧壁上的垂直延伸的部分保留而形成侧墙107，如图7a和
7b所示。

[0032] 图7b是获得的半导体结构的俯视图，其中采用线A-A表示图1至6以及7a和8a的截取位置。如图所示，图1至6以及7a和8a沿着垂直于半导体鳍片102的长度方向并经过第二栅极导体106的截面图。

[0033] 然后，以第二栅极导体106侧墙107作为硬掩模，穿过高k介质层103对半导体鳍片102进行离子注入以形成源区和漏区(未示出)。在用于形成源区和漏区的离子注入中，对于p型器件，可以通过注入p型杂质如In、BF2或B；对于n型器件，可以通过注入n型杂质如As或P。

[0034] 按照设计需要，还可以进行附加的离子注入以形成延伸区和晕圈区。在用于形成延伸区的附加的离子注入中，对于p型器件，可以注入上述的p型杂质，对于n型器件，可以注入上述的n型杂质。在用于形成晕圈区的附加的离子注入中，对于p型器件，可以注入上述的n型杂质，对于n型器件，可以注入上述的p型杂质。

[0035] 可选地，在上述离子注入之后，可以进行退火处理例如尖峰退火、激光退火、快速退火等，以激活注入的杂质。

[0036] 接下来，采用合适的蚀刻剂并且以第二栅极导体106和侧墙107作为硬掩模，通过上述的干法蚀刻或湿法蚀刻，例如RIE，选择性地去除高k介质层103的暴露部分。该蚀刻暴露半导体衬底101(以及其中形成的半导体鳍片102)的顶部表面。

[0037] 可选地，在第二栅极导体106(如果由硅组成)的表面、半导体衬底101(以及其中形成的半导体鳍片102)的暴露表面进行硅化以形成金属硅化物层108，以减小与栅极、源区和漏区的接触电阻，如图8a和8b所示。

[0038] 该硅化的工艺是已知的。例如，首先沉积厚度约为5-12nm的Ni层，然后在300-500℃的温度下热处理1-10秒钟，使得第二栅极导体106、半导体衬底101(以及其中形成的半导体鳍片102)的表面部分形成NiSi，最后利用湿法蚀刻去除未反应的Ni。

[0039] 在图8a和8b所示的步骤之后，在所得到的半导体结构上形成层间绝缘层、位于层间绝缘层中的通孔、位于层间绝缘层上表面的布线或电极，从而完成FinFET的其他部分。利用通孔分别实现与第二栅极导体106、源区和漏区、第一栅极导体104的电连接。

[0040] 图9示出根据本发明的实施例的FinFET100的透视图。该FinFET100包括半导体衬底101。半导体鳍片102由半导体衬底101中的开口限定。在半导体鳍片102的两端形成了源/漏区(未示出)。栅极电介质103位于半导体鳍片102的顶部和开口的底部和侧壁上。第一栅极导体104位于开口内，与半导体鳍片102的底部相邻，并且与半导体衬底101和半导体鳍片102之间由栅极电介质103隔开。氧化物层105位于第一栅极导体104上方。第二栅极导体107位于半导体鳍片102上方，并且与半导体鳍片102之间由栅极电介质103隔开。此外，氧化物层105用作将第一栅极导体104和第二栅极导体107相互隔开的绝缘隔离层。

[0041] 第一栅极导体104沿着与半导体鳍片102的长度方向大致平行的方向延伸。第二栅极导体107与半导体鳍片102相交，例如，第二栅极导体107沿着与半导体鳍片102的长度方向大致垂直的方向延伸。

[0042] 可选地，在第二栅极导体107和半导体鳍片102的顶部形成金属硅化物层108以减小接触电阻。

[0043] 图10示出根据本发明的实施例的FinFET的转移特性(Id-Vg)曲线模拟结果。本发明的FinFET包括与半导体鳍片的下部相邻的第一栅极导体，在第一栅极导体104施加偏压。在如图所示的示例中，第一栅极导体104相对于衬底101的偏压Vg1-sub＝-1V。如图所示，在相同的漏极电压(VD＝1V或0V)，本发明的FinFET的漏电流相对现有技术的FinFET的漏电流均减小。以漏极电压VD＝1V为例，现有技术的FinFET在关断时源区和漏区之间的漏电流Ioff＝
7.8e-7A，而本发明的FinFET在关断时源区和漏区之间的漏电流Ioff＝2.0e-8A，减小达至少
30分之一。

[0044] 在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

[0045] 以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。