高性能可扩展只读存储器单元

摘要

本发明涉及一种二位只读存储器（ROM）单元以及检测其数据状态的方法。阵列中的每个ROM单元包括单一n沟道金属-氧化物-半导体（MOS）晶体管，该晶体管带有偏置参考电压的源极，以及晶体管的漏极，该漏极通过接触或通孔连接至阵列中与其列相关的第一、第二和第三位线中的一个或一个都不连接。阵列中的每一行与用于该行的单元的晶体管栅极的字线有关。为了读出，列选择电路响应列地址，选择三个位线中的一对使其以线“或非”方式应用到读出线中。

权利要求

1.一种集成电路中的只读存储器，即ROM，其包括：存储单元阵列，其按行和列排列；

多个字线，其每个与所述阵列中的存储单元的行相关；和多个位线，其排列成包括第一、第二和第三位线的组，每个组与所述阵列中的存储单元的列相关；

读出放大器，其与所述阵列中的存储单元的一列或多列相关；以及多个列选择电路，每个所述列选择电路与所述列中的一列相关，其用来将与所述列相关的第一、第二和第三位线的第一和第二对耦合至所述读出放大器；

其中每个存储单元包括：

晶体管，其具有源极区和漏极区，其安置在与所述存储单元的行相关的字线中的一个的对立侧；并且至多一个连接，其在所述晶体管的漏极区和与所述存储单元的所述列相关的所述第一、第二和第三位线之间。

2.根据权利要求1所述的ROM，其中每个所述存储单元进一步包括：与所述源极区电接触的偏压导体。

3.根据权利要求2所述的ROM，其中所述偏压导体包括：参考电压导体，其延伸至多个存储单元中的每一个的所述源极区，并且在偏压接触端与所述多个存储单元中的每一个的源极区电接触。

4.根据权利要求1所述的ROM，其中所述晶体管的源极区和漏极区在所述集成电路的半导体表面形成；

其中每个所述存储单元进一步包括：

电介质材料，其安置在与所述存储单元的所述列相关的所述第一、第二和第三位线和所述晶体管的所述漏极区之间；并且其中所述至多一个连接包括穿过所述电介质材料的开口，该开口填充导电材料，并被安置在相应的与所述存储单元的所述列相关的所述第一、第二和第三位线中的一个覆盖所述漏极区的位置。

5.根据权利要求1所述的ROM，其中每个存储单元进一步包括：扁导线，其安置在所述漏极区之上和每个所述第一、第二和第三位线之下，所述扁导线在一个或多个接触位置与所述漏极区接触；并且其中所述至多一个连接在所述扁导线和与所述存储单元的所述列相关的所述第一、第二和第三位线中的一个之间。

6.根据权利要求5所述的ROM，其中每个存储单元进一步包括：电介质材料，其安置在与所述存储单元的所述列相关的所述第一、第二和第三位线和所述扁导线之间；并且其中所述至多一个连接包括穿过所述电介质材料的开口，该开口填充导电材料，并被安置在相应的与所述存储单元的所述列相关的所述第一、第二和第三位线中的一个覆盖所述扁导线的位置。

7.根据权利要求1所述的ROM，其中每个所述列选择电路包括：第一和第二晶体管，其每个都具有分别耦合到所述读出放大器的一侧和相关列的所述第一和第三位线的另一侧的传导通路，并且每个都具有经耦合而接收第一列选择信号的栅电极；和第三和第四晶体管，每个都具有分别耦合到所述读出放大器的一侧和所述相关列的第二和第三位线的另一侧的传导通路，并且每个都具有经耦合而接收第二列选择信号的栅电极。

8.根据权利要求7所述的ROM，其中至多一个被填充的开口的位置对应于所述存储单元储存的二位数据状态，所述二位数据状态表示第一、第二、第三和第四值中的任何一个；

其中第一值对应于选定行和选定列中的所述存储单元，其具有在所述漏极区和与其列相关的第三位线之间的连接；

其中第二值对应于所述选定行和选定列中的所述存储单元，其具有在所述漏极区和与其列相关的第二位线之间的连接；

其中第三值对应于所述选定行和选定列中的所述存储单元，其具有在所述漏极区和与其列相关的第一位线之间的连接；

以及其中第四值对应于所述选定行和选定列中的所述存储单元，其不具有在所述漏极区和第一、第二和第三位线中的任何一个之间的连接。

9.一种集成电路中的只读存储器，即ROM，其包括：存储单元阵列，其按行和列排列；

多个字线，其每个与所述阵列中的存储单元的行相关；和多个位线，其排列为包括第一、第二和第三位线的组，每个组与所述阵列中的存储单元的列相关；

读出放大器，其与所述阵列中的存储单元的一列或多列相关；以及多个列选择电路，其每个与所述列中的一列相关，其用来将与所述列相关的第一、第二和第三位线的第一和第二对耦合至所述读出放大器；

其中每个所述存储单元包括：

晶体管，其具有偏置参考电压的源极区，包括与所述存储单元相关的行的字线的栅电极，以及连接至与所述存储单元的所述列相关的所述第一、第二和第三位线中的至多一个的漏极区。

10.根据权利要求9所述的ROM，其中至少一个所述存储单元包括晶体管，其带有不连接至与其列相关的所述第一、第二和第三位线中任何一个的漏极区。

11.根据权利要求9所述的ROM，其中每个所述列选择电路包括：第一和第二晶体管，其每个都具有分别耦合到所述读出放大器的一侧和相关列的所述第一和第三位线的另一侧的传导通路，并且每个具有经耦合而接收第一列选择信号的栅电极；和第三和第四晶体管，每个都具有分别耦合到所述读出放大器的一侧和所述相关列的所述第二和第三位线的另一侧的传导通路，并且每个都具有经耦合而接收第二列选择信号的栅电极。

12.根据权利要求11所述的ROM，其中每个存储单元储存表示第一、第二、第三和第四值的任何一个的二位数据状态；

其中第一值对应于选定行和选定列的所述存储单元，其漏极区连接到与其列相关的所述第三位线；

其中第二值对应于选定行和选定列的所述存储单元，其漏极区连接到与其列相关的所述第二位线；

其中第三值对应于选定行和选定列的所述存储单元，其漏极区连接到与其列相关的所述第一位线；

以及其中第四值对应于选定行和选定列的所述存储单元，其漏极区不连接到所述的第一、第二和第三位线中的任何一个。

13.一种操作只读存储器即ROM以读取在ROM单元阵列的选定行和选定列中的ROM单元的数据状态的方法，其中每个ROM单元包括的晶体管具有偏置参考电压的源极区，接收与ROM单元的行相关的字线的栅电极，以及连接至与所述ROM单元的所述列相关的第一、第二和第三位线中的至多一个的漏极区，该方法包括如下步骤：为ROM单元的选定行的字线通电；

然后将选定列的所述第一和第三位线耦合至读出线；以及然后在所述读出线读出逻辑电平。

14.根据权利要求13所述的方法，其进一步包括：然后将所述选定列的所述第二和第三位线耦合至所述读出线；以及然后在所述读出线读出逻辑电平。

15.根据权利要求13所述的方法，其进一步包括：在通电步骤之前，为所述第一和第三位线预充电至不同于所述参考电压的预充电电压。

16.根据权利要求14所述的方法，其中将所述第一和第三位线耦合至所述读出线在所述第一和第三位线处执行线“或非”逻辑电平。

17.根据权利要求16所述的方法，其进一步包括：为所述第二和第三位线预充电至不同于所述参考电压的预充电电压；

然后对所述选定行的所述字线通电；

然后将所述选定列的所述第二和第三位线耦合至所述读出线；以及然后在所述读出线读出逻辑电平；

并且，其中将所述第二和第三位线耦合至所述读出线，在所述第二和第三位线处执行线“或非”逻辑电平。

18.根据权利要求17所述的方法，其中ROM单元的第二列与所述读出放大器相关；

并且，所述方法进一步包括：

在将所述选定列的所述第一和第三位线耦合至所述读出线的步骤期间，将所述第二列的所述第一、第二和第三位线从所述读出线隔离；以及在将所述选定列的所述第二和第三位线耦合至所述读出线的步骤期间，将所述第二列的所述第一、第二和第三位线从所述读出线隔离。

19.根据权利要求13所述的方法，其进一步包括：译码列地址；

其中响应于指示该列的选择的译码步骤，对选定列执行耦合所述第一和第三位线的步骤。

说明书

高性能可扩展只读存储器单元

技术领域

[0001] 本发明属于固态半导体存储器领域。本发明的实施例更具体地针对只读存储器的存储单元和结构。

背景技术

[0002] 现在，在很多电子系统，尤其是在便携式电子装置和系统中，非易失性固态存储器装置是常见的。掩膜可编程只读存储器（ROM）构成一种传统类型的非易失性半导体存储器。当读/写非易失性存储器技术（例如电可擦除可编程“只读”存储器（EEPROM）装置，“闪存”EEPROM，铁电随机存储器（FRAM））目前可用时，由于掩膜可编程ROM具有非常小的单元尺寸和快速的读取时间，其继续存在吸引力（为说明起见，此处可以简单地将掩膜可编程ROM称为“ROM”，应该理解，EEPROM和其他可编程存储器也充当“只读”存储器的作用）。

[0003] 图1a和1b示出传统掩膜可编程ROM单元的设置。图1a是传统ROM阵列的2×4部分的简化电气原理图，其示出两行和四列中ROM单元20,0至21,3的设置。在这个传统的ROM阵列实例中，单元20,0至20,3在相同行，正因如此，接收该行的字线WL0，而单元21,0至21,3在相同行，则接收该行的字线WL1。单元20,0，21,0在相同列，并且各自耦合至位线BL0，而单元20,1、21,1耦合至其列的位线BL1，单元20,2、21,2耦合至其列的位线BL2，并且单元20,3、21,3耦合至其列的位线BL3。位线BL0至BL3通过列译码多路复用器5各自连接到读出放大器6和预充电电路3。可替换地，预充电电路3可连接到所有位线BL0至BL3（例如，从列译码多路复用器5连接在其另一端）。字线译码器（未示出）根据译码后的行地址驱动字线WL0、WL1中的一个。列译码多路复用器5接收译码后的地址信号Y[0]、Y[1]、Y[2]、Y[3]，响应每个相应的位线BL0至BL3中的一个，分别地，耦合至读出线SL和读出放大器6。

[0004] 在本传统实例中，每个单元2构造成单一n沟道金属-氧化物-半导体（MOS）晶体管，其栅极连接到所在行的字线WL0、WL1，并且其源极接地（Vss）。每个单元2的MOS晶体管的漏极可或不可连接到其列的位线BLx，这取决于该单元2的编程的数据状态。在图1a的实例中，由于其晶体管漏极分别连接到位线BL1、BL0，单元20,1和21,0各自编程为“0”电平。相反地，由于其晶体管漏极分别浮置且没有连接到位线BL0、BL1，单元20,0和21,1各自编程为“1”电平。

[0005] 在图1a的传统实例的操作中，通过列译码多路复用器5选择位线BL0至BL3中的一个，例如响应列地址的两个最低有效位；这种选择同样选择整个阵列的每个第四列。在读周期的开始，当字线WL0、WL1保持无效低电平，预充电电路3为选定的位线预充电至高电压，然后释放这些选定的位线，允许其电浮置。位线预充电之后，响应行地址，字线WL0、WL1中的一个被通电，开启该行中单元2的n沟道MOS晶体管。选定行和选定列中被编程为“0”状态的那些单元2开始将各自的位线从预充电电平拉向Vss。例如，如果选择位线BL1并且字线WL0随后被驱动为有效高电平，则单元20,1的n沟道晶体管将在位线BL1处放电预充电电平，因为单元20,1被编程为其“0”状态。相反地，选定行和选定列中被编程为“1”状态的那些单元2会从其各自的位线断开，并且不能将那些位线从其预充电电压拉向Vss。对于图1a中单元20,1的实例，如果选择位线BL1和字线WL1，位线BL1将保持其预充电电平，因为已编程为“1”状态。经过充分的时间，选定的位线BL0、BL1到达其最终电平，读出放大器6能够探测选定位线BL0、BL1端的电平。

[0006] 从图1a中可明显看出，单元2的构造相当简单-每个单元2仅由单一晶体管组成，其漏极连接或不连接到所在列的位线BLx。图1b根据传统方法示出四个单元20,0至21,1的构造的平面（布局）视图。在该构造中，每个单元2被构造在有源区（例如p型阱，或传统意义上通过隔离介质包围衬底的p型区）。字线WL0、WL1由多晶硅或另外的栅极材料构造而成，并延伸至有源区以便在相应行中充当单元2的n沟道晶体管的栅电极。在字线WL0、WL1任一侧的有源表面是n型掺杂，从而以传统自对准方式形成这些晶体管的源极区9s和漏极区9d。提供接地电压Vss的金属导体延伸至单元2的每一行的两端，平行于字线WL0、WL1，穿过通孔13与每个源极区9s接触。位线BL0、BL1由提供接地电压Vss的不同金属层形成，且垂直延伸至在相应列的单元2的两端。在本实例中，位线BL0水平（在图1b的视图中）垂直延伸在单元20,0、21,0两端，且位线BL1延伸在单元21,0、21,1两端。

[0007] 每个单元2通过其漏极区9d和其相应位线BL0、BL1之间的通孔11的存在或不存在来编程。在本实例中，没有给单元20,0、21,1提供通孔11，并且同样地，这些单元都不连接至其相应位线BL0、BL1；这些单元20,0、21,1因此被编程为“1”数据状态。相反地，在每个单元20,1、21,0中提供通孔11，分别连接漏极区9d至其位线BL0、BL1。这些单元20,1、21,0因此被编程为“0”数据状态。

[0008] 在该传统构造中，ROM单元2的读取性能是通过“0”数据状态的n沟道晶体管传导的电流确定的，因为单元2要对预充电的位线放电至能够被读出放大器6准确并可靠读出电压，此过程所需要的时间由该电流确定。作为MOS领域基本的知识，单元晶体管的电流驱动与晶体管沟道宽/长比成正比。图1b示出单元20,0的晶体管沟道宽度CW和沟道长度（例如，栅极宽度）GW。对于最大的器件密度，因此ROM资源需要最小的芯片面积，通过使用用于制造技术的最小尺寸的MOS晶体管来构造单元2是有利的。

[0009] 据观察，关于本发明，在45nm以及更小的技术节点的ROM晶体管的扩展是有限的。一个难点是在这些小的形体尺寸中增加的器件可变性，特别是关于阈值电压的可变性。在这些非常小的形体尺寸中，如随机掺杂波动、应力效应，以及线边缘粗糙度的效应能够引起晶体管到晶体管的阈值电压的显著变化。这种阈值电压的可变性体现于在相同阵列中从单元到单元的读取电流的显著变化。这种变化为解释最坏条件下的电流，使设计参数的松弛成为必要，例如通过不扩展ROM单元晶体管和制造技术的最小晶体管尺寸，或者通过减小位线长度，或者通过这两种方式。这些松弛的参数导致可用技术节点比预计的性能降低而且芯片面积增大。

发明内容

[0010] 本发明的实施例提供一种只读存储器（ROM），其具有的芯片面积和性能特点是可扩展的，具有制造技术的最小晶体管形体尺寸。

[0011] 本发明的实施例提供这样一种ROM，其中根据所需的存储器组织，能够得到具有全长度位线的这种性能扩展。

[0012] 本发明的实施例提供这样一种ROM，在其中通过在读出通路需要最低量的译码和多路复用电路的方式能够得到这种扩展。

[0013] 参考以下说明连同其附图，本发明的实施例的其他目的和优势对本领域技术人员来说是明显的。

[0014] 本发明可应用到掩膜可编程只读存储器（ROM）阵列，其中每个可寻址存储器单元储存二位数据。每个单元构造为单一金属-氧化物-半导体（MOS）晶体管，其具有在晶体管的漏极区和第一、第二和第三位线之间的三个潜在接触位置。对于每个单元，二位数据状态通过在或不在单一的第一、第二和第三接触位置放置接触或通孔来编程。耦合到三个位线的列译码多路复用器能够根据编码方案，读出三个位线中的一对的逻辑组合以复原由寻址单元储存的数据位中的一个。由能够读出三个位线中的不同对的逻辑组合的列译码多路复用器能够恢复由该单元储存的第二数据位。

附图说明

[0015] 图1a是以原理图的形式，示出传统只读存储器（ROM）中的阵列的一部分的电气图。

[0016] 图1b是示出集成电路表面的一部分的平面图，其中图1a示出的阵列中的传统ROM存储单元在此表面实现。

[0017] 图2根据本发明的实施例以方框图的形式示出构造的大规模集成电路的电气图。

[0018] 图3根据本发明的实施例以方框图的形式示出在图2的集成电路中构造的存储器资源的电气图。

[0019] 图4根据本发明的实施例以原理图的形式示出图3的存储器的一部分的电气图。

[0020] 图5a和5b示出集成电路表面的一部分的平面图，其中根据本发明的实施例构造的ROM单元在此表面实现。

[0021] 图6a至6c根据本发明的实施例示出图5a和5b的ROM单元的剖面图。

具体实施方式

[0022] 本发明将结合一个或更多其他实施例来描述，即根据金属-氧化物-半导体（MOS）技术构造的掩膜可编程只读存储器（read-only memory，ROM）中实施，正如预期的，当在该背景下实施本发明特别有利。然而，还可以预期的是，本发明能够提供在其他电路和应用中的优势。因此，应该理解，以下说明仅举例方式提供，并不意图限制本发明所要求保护的实际范围。

[0023] 图2以所谓的“片上系统”（“SoC”）的形式示出大规模集成电路30的实例，正如现在在很多电子系统中流行的一样。集成电路30是单芯片集成电路，在其中实现整个计算机体系结构。同样地，在本实例中，集成电路30包括微处理器32的中央处理单元，其连接到系统总线SBUS。包括随机存取存储器（RAM）38和只读存储器（ROM）39的各种存储器资源驻留在系统总线SBUS上并且因此可由微处理器32访问。在本实例中，尽管还可提供例如电可擦除可编程只读存储器（EEPROM）的额外的“只读”存储器资源，ROM39被实现为掩膜可编程ROM。ROM39通常充当程序存储器，储存微处理器32可执行的程序指令，而RAM38充当数据存储器。
在某些情况下，程序指令可驻留在RAM38中由微处理器32调用和执行。在一般意义上，其他系统功能在集成电路30中经由系统控制34和输入/输出接口（I/F）37示出。

[0024] 参考了本说明的本领域技术人员会认识到，集成电路30包括图2示出的功能的附加的或可替换的功能，或者根据与图2示出的结构不同的结构设备其功能。因此集成电路30的结构和功能仅举例提供，并不倾向于限制本发明的范围。

[0025] 本发明的实施例可在集成电路30中经由ROM39实现，其构造的实例在图3中示出。可替换地，ROM39可对应于独立存储器集成电路，而不是如图2示出的嵌入式存储器。参考了本说明的本领域技术人员会理解，图3中的ROM39的存储器结构仅通过举例提供。

[0026] 在本实例中，ROM39包括包含设置成行和列的只读存储器单元的存储器阵列40。虽然在图3示出的是存储器阵列40的单一例子，应该理解，ROM39包括多个存储器阵列40，每个对应于ROM39的地址空间内的存储块。在图3示出的实例中，存储器阵列40包括m行和n列ROM单元，其中每个单元储存二位数据。在本发明的实施例中，相同列中的ROM单元共享三个位线BLA[n-1:0]、BLB[n-1:0]、BLC[n-1:0]，并且相同行中的ROM单元共享一个字线WL[m-1:0]。存储器阵列40可以根据地址空间或存储器结构可替换地设置为包括ROM单元的多个阵列块或子阵列。如在下文将会进一步详细描述的，行译码器45接收表明将被访问的存储器阵列40的行的行地址值，并且为对应于该行地址值的一个字线WL[m-1:0]通电，行地址值根据储存在那些单元中的数据的状态将对应行中的ROM单元耦合至相应列的位线BLA[n-1:
0]、BLB[n-1:0]、BLC[n-1:0]。，

[0027] 列译码器46接收至少一部分列地址值，对该列地址值译码，并生成列选择信号Y[MF-1:0]，其应用至列选择电路42。如在下文将会进一步详细描述的，列选择电路42通过将与由列地址值选择的一列或多列相关的那些位线BLA[n-1:0]、BLB[n-1:0]、BLC[n-1:0]耦合至一个或多个读出放大器44来响应列选择信号Y[MF-1:0]。如在下文将会进一步详细描述的，根据多路复用因子MF以及考虑到在本发明的实施例中每个ROM单元储存两个数据位，列选择电路42构造为一个或多个多路复用器，每个多路复用器与存储器阵列40的一组列相关。读出放大器44以传统方式构造，并且将读出的数据状态从所选的ROM单元传输至数据总线DATA_OUT。在每个读取操作之前，提供位线预充电电路47以施加所需的预充电电压至位线BLA[n-1:0]、BLB[n-1:0]、BLC[n-1:0]。在本实施例中，预充电电路47通过列选择电路42耦合至位线BLA[n-1:0]、BLB[n-1:0]、BLC[n-1:0]。可替换地，预充电电路47可以替换地从列选择电路42提供在阵列40的相对侧，以对位线BLA[n-1:0]、BLB[n-1:0]、BLC[n-1:0]直接预充电。

[0028] 图4示出与列选择电路42的相应部分结合的存储器阵列40的2×2部分。在本示图中，示出四个ROM单元50。根据本发明的该实施例，每个ROM单元50储存二位数字数据。ROM单元500,0驻留在行0和列0，并且ROM单元500,1驻留在行0和列1。类似地，ROM单元501,0和501,1分别驻留在行1的列0和列1。

[0029] 典型ROM单元500,0、500,1的电气构造的实例在图4示出，应该理解，在存储器阵列40中的其他ROM单元50将被类似地构造。根据本发明的该实施例，ROM单元500,0、500,1各自包括n沟道MOS晶体管52，该晶体管的源极在接地电压Vss上，而栅极连接至字线WL[0]。以ROM单元500,0为例，晶体管52的漏极连接到开关54，开关54根据ROM单元500,0的编程状态将晶体管52的漏极连接至与ROM单元50的该列0相关的三个位线BLA[0]、BLB[0]、BLC[0]的其中之一或不连接。根据本发明的实施例，每个单元50的开关54将选择其列的位线BLA、BLB、BLC中的至多一个，或者一个也不选择。

[0030] 根据本发明的该实施例，并如下文所描述的，单元500,0的开关54由穿过对应于位线BLA[0]、BLB[0]、BLC[0]的覆盖导体和到晶体管52的漏极的连接之间的绝缘层的接触或通孔开口的存在或不存在来实现。术语“接触”通常理解为指穿过用于一个平面中的金属或多晶硅至另一个平面中的硅之间的连接的绝缘体的开口，而术语“通孔”一般理解为指穿过用于两个金属平面之间的连接的绝缘体的开口。然而，为了说明，术语“接触开口”用来一般指两种类型的开口或连接，例如，既包括到硅的接触又包括金属层之间的通孔。在本实施例中，至多一种这样的开口会出现在给定的ROM单元50内。

[0031] 与存储器阵列40的列0相关的三个位线BLA[0]、BLB[0]、BLC[0]通过列选择电路420接收。在本实施例中，列选择电路420包括四个MOS晶体管55a-55d，其中每个具有连接到读出线SL的源极。晶体管55a具有连接到位线BLC[0]的漏极以及接收列选择信号Y[0]的栅极，而晶体管55b具有连接到位线BLA[0]的漏极以及也接收列选择信号Y[0]的栅极。晶体管
55c具有连接到位线BLB[0]的漏极以及接收列选择信号Y[1]的栅极，而晶体管55d具有连接到位线BLC[0]的漏极以及接收列选择信号Y[1]的栅极。在操作中，晶体管55a、55b都通过来自列译码器46的列选择信号Y[0]上的有效高电平开启，在读出线SL上形成位线BLA[0]和BLC[0]读出线的逻辑组合（在这种情况下，“线或非”）（即，位线BLA[0]和BLC[0]中的任一个在低电平都将读出线SL拉低）。类似地，列选择信号Y[1]的有效高电平开启晶体管55c和
55d，在读出线SL上形成位线BLB[0]和BLC[0]读出线的线“或非”。可替换地，所述结构可以被设置以获得选定位线的逻辑组合而不是线“或非”的逻辑组合。列选择电路421可类似地像列选择电路420构造和操作，但是列选择电路421从列译码器46接收列1的列地址的表示性的列选择信号Y[2]、Y[3]。列选择电路421还可连接到与列选择电路420相同的读出线SL。事实上，列选择电路420、列选择电路421的组合可认为并被实现为单一多路复用电路。

[0032] 在本发明的本实施例中，预充电电路47构造为p沟道MOS晶体管，该晶体管具有连接在读出线SL和供电电压Vdd之间的源极/栅极通路，或者供电电压可以是另一个电压电平，其中位线BLA[n-1:0]、BLB[n-1:0]、BLC[n-1:0]被预充电至此电压，并且预充电电路47在其栅极接收预充电控制信号PRE_。如上所述，可替换地，位线BLA[n-1:0]、BLB[n-1:0]、BLC[n-1:0]可从阵列40的相对侧直接被预充电，而不是通过如图4实例中的列选择电路42。不论何种情况，“下拉”n沟道MOS晶体管（未示出）可连接至列选择电路420、421的任一侧上的位线BLA[n-1:0]、BLB[n-1:0]、BLC[n-1:0]，以便在读周期结束时储存低电平；对于预充电高电平ROM，这种下拉装置在本领域中是常见的。

[0033] 在操作中，行译码器45和列译码器46分别接收当前读周期中要读的一个或多个ROM单元50的行和列地址。行地址将表明会对哪个字线WL[m]通电来完成读取。在本发明的本实施例中，列地址将表明哪个列选择信号Y[0]、Y[1]、Y[2]、Y[3]会被选择，例如根据列地址的两个最低有效位。选定的列选择信号Y[0]、Y[1]、Y[2]、Y[3]将会依次选择相应的列选择电路420、421的其中一个以及位线BLA[n-1:0]、BLB[n-1:0]、BLC[n-1:0]的对应组。

[0034] 一旦选择寻址列，通过列选择信号Y的其中之一的断言（assertion）来完成预充电。例如，通过列译码器46断言列选择信号Y[0]为有效高电平，开启列选择电路420的晶体管55a、55b以将位线BLA[0]、BLC[0]连接至读出线SL来选择列0。继该选择之后，控制电路（未示出）驱动预充电控制信号PRE_至有效低电平，这将供电电压Vdd施加到位线BLA[0]和BLC[0]。经过充分的时间提高位线电压至所需要的电压，预充电控制信号PRE_失效，允许位线BLA[0]和BLC[0]浮置在其预充电电压。所有字线WL[m]在该预充电操作期间已处于无效低电平，并且列选择信号Y[0]保持断言。

[0035] 然后行译码器45断言对应于所寻址行的字线WL[m]的其中之一，这将会开启阵列40相应行中的每个ROM单元50的晶体管52。例如，如果字线WL[0]通电，将开启单元500,0和
500,1中的晶体管52。因为本实例中单元500,0在选定列，单元500,0的开关54的编程的数据状态会被传输至其预充电位线BLA[0]、BLC[0]。如果ROM单元500,0的开关54被编程为连接晶体管52的漏极至位线BLA0，位线BLA[0]将被晶体管52拉低。由于晶体管44a、44b都是通过断言的列选择信号Y[0]开启，预充电位线BLA[0]将通过位线BLA[0]降低而拉低。类似地，如果单元500,0的开关54被编程为连接晶体管52的漏极至位线BLC[0]，位线BLC[0]反而会放电（经由列选择电路420的位线BLA[0]也一样）。如果ROM单元500,0的开关54被编程为连接晶体管
52的漏极至位线BLB[0]，或不连接至位线BLA[0]、BLB[0]、BLC[0]中的任何一个，然后两个预充电位线BLA[0]、BLC[0]在字线WL[0]驱动至有效高时保持在其预充电电平。经过充分时间，电压在读出线SL上建立，读出放大器44被使能读出线，此时位线BLA[0]和BLC[0]的线“或非”被读出为数据位Q。然后列选择信号Y[0]和字线WL[0]被断电。在本发明的实施例中，该周期中读取的数据位Q，根据断言的列选择信号Y[0]，对应于由单元500,0储存的两个数据位的其中之一，并且可通过读出放大器44在数据总线DATA_OUT上传输。

[0036] 在需要读取单元500,0储存的其他数据位的时候，重复该过程，但是根据列译码器44断言的列选择信号Y[1]，开启列选择电路420中的晶体管55c和55d，并耦合位线BLB[0]和BLC[0]至读出线SL。在，预充电信号PRE_驱动为有效低以便施加供电电压Vdd至这些位线BLB[0]和BLC[0]至所需要的预充电时间，然后像之前的一样被释放。断言字线WL[0]，开启该行
0的单元5中0的晶体管52，其中包括单元500,0，列选择信号Y[1]保持断言以致位线BLB[0]、BLC[0]都连接至读出线SL。然后该选定单元500,0中的开关54编程后的状态确定位线BLB[0]、BLC[0]是否通过其晶体管52放电。然后位线BLB[0]和BLC[0]在读出线SL上的线“或非”通过读出放大器44读出为数据位Q，并且对列选择信号Y[1]和字线WL[0]断电。在本发明的本实施例中，根据断言的列选择信号Y[1]，在本周期中读取的数据位Q对应于单元500,0储存的两个数据位中的另一个。

[0037] 根据本发明的本实施例，将ROM单元500,0中的开关54的编程后的位置编码为二位储存的数据位对应于将位线BLA[0]、BLB[0]、BLC[0]分配至列选择信号Y[0]、Y[1]选定的对。在本实例中，ROM单元500,0储存的两个数据位的四个可用数据状态对应于开关54的以下状态：

[0038]

[0039] 例如，如果单元500,0被编程为连接位线BLC[0]至晶体管52的漏极，当列选择信号Y[0]通电以及列选择信号Y[1]通电时，读出线SL都会在低电平。如果单元500,0被编程为位线BLB[0]连接至晶体管52，然后，当列选择信号Y[0]通电时，读出线SL会保持高电平，但是当列选择信号Y[1]通电时，读出线SL将被拉到低电平。如果单元500,0被编程为位线BLA[0]连接至晶体管52，然后，随着列选择信号Y[0]通电，读出线SL将被拉到低电平，但是当列选择信号Y[1]通电时，其将保持高电平。并且如果ROM单元500,0的晶体管52不连接至位线BLA[0]、BLB[0]、BLC[0]中的任何一个，当列选择信号Y[0]和Y[1]都分别通电时，读出线SL都将维持在其高电平。

[0040] 在本实例中，读出放大器44由列0和1（以及可能其他列）共享。同样地，在列0的读出期间，列选择信号Y[2]、Y[3]保持无效低电平，并且位线BLA[0]、BLB[0]、BLC[0]的状态不干扰读出线SL上的电平。在本实例中，列选择电路420、421一起对应于4:1多路复用器（即，多路复用因子MF=4），考虑到每个单元50储存两个数据位，以致每个物理列对应于两个“逻辑”列。如列读出架构所体现的，读出放大器44共享的范围（即，阵列40的单独的读出放大器44的数量）取决于每个周期要读取的所需数据字宽。在一种极端情况下，对于最大宽度数据字每列，可以为每列提供一个读出放大器44；在另一种极端情况中，对于二位数据字，阵列40中的所有列可以共享一个读出放大器44。

[0041] 如上所述，存储器阵列40的每个ROM单元50通过晶体管52的漏极区和对应于位线BLA[0]、BLB[0]、BLC[0]的三个覆盖导体的至多一个之间的连接的接触开口的存在或不存在来编程（即，设定其开关54）。现在参考与图6a至6c相结合的图5a和5b，其根据本发明的实施例现在描述ROM单元50m,j的物理构造的实例。图5a和图6a分别以平面图和剖视图的形式示出对于其列j在位线BLA[j]、BLB[j]、BLC[j]形成之前的ROM单元50m,j。图5b，6b和6c示出位线形成之后的ROM单元50m,j。

[0042] 参考图5a和图6a，ROM单元50m,j在p型阱52的表面形成，其在本实例中是形成为p型衬底50所需要的掺杂浓度的传统阱区。形成单元50m,j的有源区是通过周围的隔离介质结构体55来定义，例如根据传统浅沟槽隔离技术形成的二氧化硅。可替换地，可省略p型阱52，在这种情况下，ROM单元50m,j在p型衬底50本身的表面形成。

[0043] n沟道MOS晶体管（对应于晶体管52）通过覆盖在p型阱52表面的多晶硅栅电极56来定义，其通过栅极介电质57从该表面隔离。该晶体管还包括n+源极区54s和漏极区54d，去在多晶硅栅电极56的任一面上形成p型阱52，例如以众所周知的自对准方式。如图6示出的，若需要，可包括井壁介质59，以便定义如在本领域所熟知的带有轻掺杂漏极扩展的源极区54s和漏极区54d。多晶硅栅电极56对应于存储器阵列40中的字线WL[m]，并且同样地，该元件将延伸至和单元50m,j的相同行m中的每个所述单元50的两端。

[0044] 在本发明的本实施例中，源极区54s通过金属导体58b和接触开口53偏置为接地电压Vss。在本实例中，金属导体58b平行于栅电极56运行，并且通过夹层介电质层62从源极区54s的表面隔离。接触开口53穿过介电质层62在覆盖源极区54s的选定位置上形成，其中金属导体58b贯穿于此，并且与源极区54s形成欧姆接触。在本发明的本实施例中，相同金属层在ROM单元50m,j的区域和覆盖漏极区54d内形成金属导体58a；接触开口53通过介电质层62蚀刻，以便允许金属导体58a和漏极区54d形成欧姆接触。如在本领域所熟知的，通过传统沉积和光刻工艺形成穿过介电质层62的金属导体58a、58b和接触开口53。

[0045] 图5b、6b和6c示出金属导体60形成之后的ROM单元50m,j。如图5b示出的，三个金属导体60垂直于栅电极56（即，字线WLm）的方向延伸至单元50m,j的区域的两端。所述三个金属导体60对应于位线BLA[j]、BLB[j]、BLC[j]，并且三个全部延伸至和单元50m,j在相同行的每个所述单元50的两端。在本发明的本实施例中，如图6b和6c示出的，金属导体60在不同的金属平面，在这种情况下是比金属导体58a、58b高的金属平面。第二夹层介电质层64安置在金属导体58a、58b之上，其中金属导体60形成在覆盖第二夹层介电质层64的金属平面中。穿过介电质层62的源极/漏极接触开口53在图6b和6c中以阴影示出，以便阐明金属导体58a、58b是与源极/漏极区54n接触，但是在页面（page）的不同深度。

[0046] 根据本发明的本实施例，ROM单元50m,j储存的数据状态由漏极区54d和至多一个位线BLA[j]、BLB[j]、BLC[j]之间的连接的存在或不存在来确定。在本实例中，ROM单元50m,j通过对应于位线BLAj/k的金属导体60和金属导体58a之间的通孔61的布置来编程，然后其与漏极区54d接触。根据本发明的实施例，通过在合适的通孔平面上生成ROM单元50m,j的光掩模或中间掩膜图样来完成之多一个通孔的布置，其中，该合适的通孔平面定义与位线BLA[j]相关的金属导体60横穿金属导体58a的位置上存在通孔，但不定义位线BLB[j]和BLC[j]的金属导体60横穿金属导体58的位置61’上的通孔，如图5b所示。

[0047] 图6b示出通孔61穿过介电质层64的位置的横截面，通孔内填充金属或其他导电材料以形成金属导体58a和金属导体60之间的导电连接。接触通孔61内的焊积金属可以与金属导体60的相同层沉积的金属一样。可替换地，一层或多层焊积金属或其他导体，例如钨、多晶硅等可在通孔61内沉积然后根据需要深蚀刻。穿过通孔61形成金属至金属连接的传统技术在本领域众所周知，并且适合于本发明的本实施例。

[0048] 图6c示出，通孔位置61’的横截面，在其中位线BLB[j]的金属导体60横穿在金属导体58上，并且在其中没有接触开口形成。根据上述真值表，ROM单元50m,j的编程具有漏极区54d和位线BLB[j]之间的连接，但是在漏极区54d和任一位线BLB[j]、BLC[j]之间没有连接，表明当选定从ROM单元50m,j读取的两个数据位时会分别取“0”和“1”值。

[0049] 下列图5b、6b和6c示出制造中的阶段，根据集成电路的特定构造执行，附加介电质材料的沉积、接触开口（例如，通孔）的蚀刻、金属丝刷的沉积、金属导体的定义，以及其他“后端”处理。如本领域熟知的，金属层（以及多晶硅层，若需要）的数量将通过具体设计和所需工艺技术及成本因素来确定。

[0050] 将理解上述ROM单元的构造和布置的变化和替换对于参考本说明的本领域技术人员是明显的，这种变化和替换保持在本发明的范围之内。例如，p沟道MOS晶体管可用于实现ROM单元，而不是n沟道MOS晶体管，如上所述。然而，将认识到，根据现有技术，n沟道MOS晶体管比起p沟道MOS晶体管通常具有更大的电流驱动特性。其他变化和替换，特别是在ROM单元构造方面，这对参考本说明书的本领域技术人员而言是明显的。

[0051] 根据本发明的实施例，提供能够获取强读取电流的掩膜可编程ROM单元，同时提供在先进技术节点上提供作为晶体管特征尺寸收缩的扩展性。图5a示出，以ROM单元50m,j为例，n沟道MOS晶体管具有的沟道宽度CW是栅极宽度GW的若干倍，在所有三个位线BLA[j]、BLB[j]、BLC[j]下延伸。比起传统最小特征尺寸晶体管，该晶体管的宽/长比大得多，例如是耦合至单一位线结构体的传统ROM单元的三倍，如上述图1b示出的。这种改进的读取电流使集成电路中的ROM存储器阵列所需要的芯片面积与技术节点比例因子等比例，而不要求在性能需求方面的松弛、在可允许位线长度方面的减少，或者其他较低优选选项。并且当每个单元基础中的ROM单元的总尺寸增加，根据本发明的实施例，每个ROM单元储存两位数据并且可扩展技术节点的最小特征尺寸。因此将认识到本发明的实施例的阵列密度（每单位面积的位数）至少是传统ROM阵列的阵列密度。

[0052] 当根据其实施例描述本发明时，我们当然理解这些实施例的修改和替换，这种获得本发明的优势和益处的修改和替换对于参考本说明及其附图的本领域技术人员而言是明显的。应理解这些修改和替换在后续要求保护的本发明的范围之内。