鳍式场效应晶体管的形成方法

摘要

一种鳍式场效应晶体管的形成方法，包括：提供半导体衬底；在半导体衬底表面形成硬掩膜层；以所述硬掩膜层为掩膜，刻蚀半导体衬底，形成鳍部；在半导体衬底表面形成伪栅，所述伪栅横跨并覆盖鳍部第一沟道区域及其顶部的硬掩膜层；在伪栅两侧形成覆盖鳍部的源极和漏极的介质层；去除伪栅，暴露出鳍部的第一沟道区域及其顶部的硬掩膜层；刻蚀所述第一沟道区域，使其宽度减小，形成第二沟道区域；形成横跨并覆盖第二沟道区域的栅极。所述鳍式场效应晶体管的形成方法，能够降低源漏的电阻，提高晶体管的驱动电流。

权利要求

1.一种鳍式场效应晶体管的形成方法，其特征在于，包括：

提供半导体衬底；

在半导体衬底表面形成硬掩膜层；

在形成硬掩膜层之后，在所述硬掩膜层的两侧形成第一侧墙，以所述硬掩膜层及其两侧的侧墙作为掩膜，刻蚀半导体衬底，形成鳍部；或者以所述硬掩膜层为掩膜，刻蚀所述半导体衬底形成预处理鳍部之后，再在所述预处理鳍部两侧生长外延层，形成鳍部；

在半导体衬底表面形成伪栅，所述伪栅横跨并覆盖鳍部的第一沟道区域及其顶部的硬掩膜层，所述第一沟道区域位于鳍部的中部，所述第一沟道区域两侧为鳍部的源极和漏极；

在伪栅两侧形成覆盖鳍部的源极和漏极的介质层，所述介质层表面与伪栅表面齐平；

去除伪栅，暴露出鳍部的第一沟道区域及其顶部的硬掩膜层；

刻蚀所述第一沟道区域的两侧，使其宽度减小，形成第二沟道区域，所述第二沟道区域的宽度与硬掩膜层的宽度相同；

形成横跨并覆盖第二沟道区域的栅极；

所述形成方法还包括：在形成第二沟道区域之后，在所述介质层的朝向第二沟道区域的侧壁表面形成第二侧墙。

2.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第一侧墙的材料为氮化硅、无定形碳、氮化硼、氮氧化硅、氮碳化硅或氧碳化硅。

3.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第一侧墙的底面宽度大于2nm。

4.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述刻形成第二沟道区域的方法为：去除所述第一侧墙，然后采用湿法工艺或干法刻蚀工艺刻蚀所述第一沟道区域的两侧，使其宽度减小，所述干法刻蚀工艺以硬掩膜层为掩膜，进行垂直刻蚀。

5.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述外延层为单层或多层结构。

6.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述外延层的材料为硅、锗化硅或碳化硅。

7.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，形成第二沟道区域的方法为：采用湿法刻蚀或干法刻蚀工艺刻蚀所述第一沟道区域的两侧，使其宽度减小，所述干法刻蚀的等离子体方向垂直所述第一沟道区域的侧壁。

8.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述硬掩膜层的厚度大于10nm。

9.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述鳍部的宽度大于30nm。

10.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第二沟道区域的宽度大于10nm。

11.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述硬掩膜层的材料为氮化硅、无定形碳、氮化硼、氮氧化硅、氮碳化硅或氧碳化硅。

12.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述伪栅的材料为多晶硅。

13.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述介质层的材料包括氧化硅、氮化硅或氮氧化硅。

14.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第二侧墙的材料为氮化硅、无定形碳、氮化硼、氮氧化硅、氮碳化硅或氧碳化硅。

15.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述栅极为高K金属栅极或者多晶硅栅极。

说明书

鳍式场效应晶体管的形成方法

技术领域

[0001] 本发明涉及半导体技术领域，特别涉及一种鳍式场效应晶体管的形成方法。

背景技术

[0002] 随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅（gate-last）工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸（CD，Critical Dimension）进一步下降时，即使采用后栅工艺制作的场效应管也已经无法满足对器件性能的需求，多栅器件获得到了广泛的关注。

[0003] 鳍式场效应晶体管（Fin FET）是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应晶体管的鳍部和栅极结构的立体结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨所述鳍部14上并覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层（图中未示出）和位于栅介质层上的栅电极（图中未示出）。与栅极结构12相接触的鳍部14的顶部以及两侧的侧壁构成沟道区，因此，Fin FET具有多个栅，这有利于增大驱动电流，改善器件性能。

[0004] 但是随着鳍部尺寸的减小，鳍部两端的源漏区域面积也相应减小，导致源极和漏极的接触电阻增加，导致驱动电流下降，从而影响器件的性能。在形成技术中，形成鳍式晶体管之后会在晶体管的栅极侧壁以及源极和漏极的侧壁形成侧墙。现有的降低源极和漏极电阻的一种方法是，去除源极和漏极两侧的侧墙，然后对源极和漏极表面形成外延硅层来提高源漏区域的面积，从而降低源漏电阻。但是，这种方法，一方面，会由于底部侧墙去除不彻底，会阻碍源极和漏极表面外延层的形成，另一方面，在去除源极和漏极侧壁的侧墙同时也会去除掉栅极侧壁的部分侧墙，导致在源极、漏极和栅极表面同时形成外延层，当源极、漏极和栅极上的外延层达到一定厚度时，会造成源极、漏极和栅极之间外延层的桥连，导致源极、漏极和栅极之间短路。

[0005] 更多关于鳍式场效应晶体管的结构及形成方法请参考专利号为“US7868380B2”的美国专利。

发明内容

[0006] 本发明解决的问题是提供鳍式场效应晶体管的形成方法，所述鳍式场效应晶体管的形成方法，能降低源极和漏极的电阻，提高晶体管的驱动电流。

[0007] 为解决上述问题，本发明提供了一种鳍式场效应晶体管的形成方法，包括：提供半导体衬底；在半导体衬底表面形成硬掩膜层；以所述硬掩膜层为掩膜，刻蚀半导体衬底，形成鳍部；在半导体衬底表面形成伪栅，所述伪栅横跨并覆盖鳍部的第一沟道区域及其顶部的硬掩膜层，所述第一沟道区域位于鳍部的中部，所述第一沟道区域两侧为鳍部的源极和漏极；在伪栅两侧形成覆盖鳍部的源极和漏极的介质层，所述介质层表面与伪栅表面齐平；去除伪栅，暴露出鳍部的第一沟道区域及其顶部的硬掩膜层；刻蚀所述第一沟道区域的两侧，使其宽度减小，形成第二沟道区域；形成横跨并覆盖第二沟道区域的栅极。

[0008] 优选的，所述形成鳍部的方法包括：在形成硬掩膜层之后，在所述硬掩膜层的两侧形成第一侧墙，以所述硬掩膜层及其两侧的侧墙作为掩膜，刻蚀半导体衬底，形成鳍部。

[0009] 优选的，所述第一侧墙的材料为氮化硅、无定形碳、氮化硼、氮氧化硅、氮碳化硅或氧碳化硅。

[0010] 优选的，所述第一侧墙的底面宽度大于2nm。

[0011] 优选的，所述形成第二沟道区域的方法为：去除所述第一侧墙，然后采用湿法工艺或干法刻蚀工艺刻蚀所述第一沟道区域的两侧，使其宽度减小，所述干法刻蚀工艺以硬掩膜层为掩膜，进行垂直刻蚀。

[0012] 优选的，所述形成鳍部的方法包括：以所述硬掩膜层为掩膜，刻蚀所述半导体衬底形成预处理鳍部之后，再在所述预处理鳍部两侧生长外延层，形成鳍部。

[0013] 优选的，所述外延层为单层或多层结构。

[0014] 优选的，所述外延层的材料为硅、锗化硅或碳化硅。

[0015] 优选的，所述形成第二沟道区域的方法为：采用湿法刻蚀或干法刻蚀工艺刻蚀所述第一沟道区域的两侧，使其宽度减小，所述干法刻蚀的等离子体方向在水平面内，垂直所述第一沟道区域的侧壁。

[0016] 优选的，所述硬掩膜层的厚度大于10nm。

[0017] 优选的，所述鳍部的宽度大于30nm。

[0018] 优选的，所述第二沟道区域的宽度大于10nm。

[0019] 优选的，所述硬掩膜层的材料为氮化硅、无定形碳、氮化硼、氮氧化硅、氮碳化硅或氧碳化硅。

[0020] 优选的，所述伪栅的材料为多晶硅。

[0021] 优选的，所述介质层的材料包括氧化硅、氮化硅或氮氧化硅。

[0022] 优选的，还包括：在形成第二沟道区域之后，在所述介质层的朝向第二沟道区域的侧壁表面形成第二侧墙。

[0023] 优选的，所述第二侧墙的材料为氮化硅、无定形碳、氮化硼、氮氧化硅、氮碳化硅或氧碳化硅。

[0024] 优选的，所述栅极为高K金属栅极或者多晶硅栅极。

[0025] 与现有技术相比，本发明具有以下优点：

[0026] 本发明的技术方案，在半导体衬底表面形成鳍部之后，通过在鳍部的第一沟道区域形成伪栅，在伪栅两侧形成覆盖鳍部的源极和漏极的介质之后，去除伪栅，暴露出鳍部的第一沟道区域，通过刻蚀减薄第一沟道区域的宽度，形成第二沟道区域。最终形成源漏宽度大，沟道区域宽度小的鳍部。本发明的技术方案通过先形成宽度较大的鳍部之后，对鳍部的沟道区域进行减薄的同时通过覆盖源极和漏极的介质层对源漏进行保护从而使源漏的尺寸保持不变，所以在获得需要的沟道区域的宽度的同时，提高了源极和漏极的尺寸，有效降低晶体管源极和漏极的电阻，提高晶体管的驱动电流。

[0027] 进一步的，通过在预处理鳍部两侧生长外延层，从而获得宽度较大的鳍部。所述外延层可以是单层的硅、锗化硅或碳化硅，也可以具有多层结构，各层相邻单层的材料互不相同。所述外延层可以对沟道区域产生应力作用，提高沟道内载流子的迁移率。如果形成的外延层为锗化硅层，有助于提高沟道区域的张应力，提高沟道内电子的迁移率，有助于提高NMOS的性能；外延层为碳化硅层则有助于提高沟道区域的压应力，提高沟道内空穴的迁移率，有助于提高PMOS的性能。可以针对不同类型的MOS晶体管，调整外延层的结构和材料，获得合适的应力。所述技术方案，在降低源漏电阻的同时，还能提高晶体管的载流子迁移率。

附图说明

[0028] 图1是现有的鳍式晶体管的示意图；

[0029] 图2至图16是本发明的第一实施例中形成鳍式场效应晶体管的示意图；

[0030] 图17至图26是本发明的第二实施例中形成鳍式场效应晶体管的示意图。

具体实施方式

[0031] 如背景技术中所述，现有的鳍式场效应晶体管，随着鳍部尺寸的减小，鳍部两端的源漏区域面积也相应减小，导致源漏的接触电阻增加，驱动电流会下降，从而影响器件的性能。现有技术中，一般在形成鳍式场效应晶体管之后，对源漏进行外延生长提高源漏区域的尺寸，而这种方法存在沉积质量不高、源漏和栅极之间容易短路的问题。

[0032] 为解决上述问题，本发明提出了一种形成鳍式场效应晶体管的方法，先形成尺寸较大的鳍部，再对鳍部的沟道区域的宽度进行减薄，在获得较小尺寸的沟道区域的同时获得较大尺寸的源漏区域，从而降低源极和漏极的电阻。

[0033] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。因此本发明不受下面公开的具体实施的限制。

[0034] 第一实施例

[0035] 请参考图2，提供半导体衬底110。

[0036] 所述半导体衬底110的材料包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料也可以是复合结构如绝缘体上硅或绝缘体上锗。本领域的技术人员可以根据半导体衬底110上形成的半导体器件选择所述半导体衬底110的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。

[0037] 本实施例中，所采用的半导体衬底110的材料为绝缘体上硅，包括硅衬底层100，中间氧化硅层101和单晶硅顶层102。

[0038] 请参考图3，在半导体衬底110表面形成硬掩膜材料层200。

[0039] 具体的，通过化学气相沉积工艺在所述半导体衬底110表面沉积一层硬掩膜材料层。所述硬掩膜材料层的材料为氮化硅、无定形碳、氮化硼、氮氧化硅、氮碳化硅或氧碳化硅等其他合适的材料。

[0040] 请参考图4，在半导体衬底表面形成硬掩膜层201。

[0041] 具体的，刻蚀所述硬掩膜材料层200（请参考图3），形成硬掩膜层201，所述硬掩膜层201的厚度大于10nm。

[0042] 请参考图5，在所述硬掩膜层201两侧形成第一侧墙202。

[0043] 具体的，所述第一侧墙202的材料为氮化硅、无定形碳、氮化硼、氮氧化硅、氮碳化硅或氧碳化硅等其他合适的材料。所述第一侧墙202的形成方法为：采用化学气相沉积工艺，形成覆盖半导体衬底表面及硬掩膜层表面的第一侧墙材料层；利用等离子体刻蚀工艺，垂直刻蚀所述第一侧墙材料层，直到暴露出硬掩膜层201顶部表面及半导体衬底表面，在硬掩膜层201两侧形成第一侧墙202。所述第一侧墙的底部宽度大于2nm。所述第一侧墙与硬掩膜层的底部总宽度大于30nm。在本发明的其他实施例中，也可以不形成所述第一侧墙，只形成硬掩膜层，并且使硬掩膜层的宽度大于30nm。

[0044] 请参考图6，以所述硬掩膜层201及其两侧的第一侧墙202作为掩膜，刻蚀半导体衬底，形成鳍部300。

[0045] 具体的，本实施例中，采用干法刻蚀工艺刻蚀半导体衬底的单晶硅顶层102（请参考图5），形成鳍部300，所述形成的鳍部300的宽度大于30nm。在本发明的其他实施例中，若没有形成第一侧墙202，则直接以硬掩膜层201为掩膜，刻蚀半导体衬底，形成宽度大于30nm的鳍部。

[0046] 请参考图7，形成横跨并覆盖鳍部的第一沟道区域、及其顶部的硬掩膜层201和第一侧墙202的伪栅400。

[0047] 具体的，所述伪栅400的材料为多晶硅。所述鳍部的第一沟道区域位于鳍部的中间部位。所述形成伪栅的工艺为：在衬底表面形成一层覆盖鳍部及其顶部硬掩膜层和侧墙的多晶硅层，并且将其平坦化；再在多晶硅层表面形成覆盖所述第一沟道区域的掩膜层，以所述掩膜层为掩膜刻蚀多晶硅层之后，暴露出鳍部两端的源极和漏极区域，以及源极和漏极区域顶部的硬掩膜层和侧墙。在本发明的其他实施例中，如果采用体硅或其他材料作为半导体衬底，在形成鳍部之后，形成伪栅之前，在衬底表面形成一层绝缘层，作为后续形成的栅极和衬底之间的绝缘层。

[0048] 请参考图8，在伪栅400两侧形成覆盖鳍部的源极和漏极的介质层401。

[0049] 具体的，所述介质层的材料为氮化硅或氮氧化硅。形成所述介质层401的方法为：利用化学气相沉积工艺，在伪栅两侧沉积介质材料，覆盖所述鳍部的源极和漏极之后，将其平坦化，形成介质层401，所述介质层401的高度与伪栅400的高度齐平。所述介质层401覆盖鳍部的源极和漏极，使源漏在后续工艺中受到保护，尺寸不会改变。

[0050] 请参考图9，去除伪栅400（请参考图8），暴露出鳍部的第一沟道区域及其顶部的硬掩膜层和第一侧墙。

[0051] 具体的，所述去除伪栅的工艺为湿法刻蚀或干法刻蚀。

[0052] 请参考图10，为去除伪栅后的图9的俯视图。

[0053] 所述沟道区域（未示出）位于介质层401未覆盖的中间区域，被第一侧墙202和硬掩膜层201所覆盖。

[0054] 请参考图11，为去除伪栅后，沿AA’方向的剖面示意图。

[0055] 其中鳍部的第一沟道区域301位于氧化硅层101之上，被硬掩膜层201和第一侧墙202覆盖。

[0056] 请参考图12，刻蚀所述第一沟道区域301（请参考图11），使其宽度减小，形成第二沟道区域302。

[0057] 具体的，本实施例中，刻蚀所述第一沟道区域301，形成第二沟道区域302的方法为湿法刻蚀工艺。在本发明的其他实施例中也可以采用干法刻蚀工艺，所述干法刻蚀的等离子体方向在水平面内，垂直于所述沟道区域的侧壁。所述形成的第二沟道区域302的宽度大于10nm。

[0058] 在本发明的其他实施例中，也可以先去除所述第一侧墙202，暴露出第一沟道区域未被硬掩膜层201覆盖的部分，再以硬掩膜层201作为掩膜，采用干法刻蚀工艺垂直刻蚀所述第一沟道区域，形成第二沟道区域302。在本发明的其他实施例中，也可以在形成硬掩膜层201之后不形成第一侧墙，这样的情况下，可以采用湿法工艺或干法刻蚀工艺刻蚀所述第一沟道区域，所述干法刻蚀的等离子体方向在水平面内，垂直于所述沟道区域的侧壁。

[0059] 请参考图13，去除第一侧墙202（请参考图12）。

[0060] 请参考图14，为去除第一侧墙202（请参考图12）之后的俯视图。

[0061] 所述第二沟道区域302（请参考图13）顶部只具有硬掩膜层201。

[0062] 请参考图15，在介质层401朝向鳍部第二沟道区域的侧壁表面形成第二侧墙402。

[0063] 具体的，所述第二侧墙的材料为氮化硅、无定形碳、氮化硼、氮氧化硅、氮碳化硅或氧碳化硅等其他合适的材料。

[0064] 所述第二侧墙可以弥补在对第一沟道区域进行刻蚀过程中对于两侧介质层401所造成的损伤，保持表面的平整，提高后续形成的栅极的沉积质量。

[0065] 请参考图16，形成横跨并覆盖第二沟道区域的栅极500。

[0066] 具体的，本实施例中，所述栅极500为高k金属栅极，形成方法为：首先沉积一层高k介质层，所述高k介质可以是HfO2、La2O3、HfSiON或者HfAlO2等高k材料。再在所述高K介质层表面形成金属层，之后平坦化。在本发明的其他实施例中，所述栅极500也可以是多晶硅栅极。在本发明的其他实施例中，也可以将所述硬掩膜层201（请参考图15）去除之后再形成栅极500。

[0067] 在本实施例中，形成栅极之前对源极和漏极区域进行等离子体注入。

[0068] 本实施例中，通过形成较大宽度的鳍部之后，利用介质层对源漏区域进行覆盖保护，再对鳍部的第一沟道区域进行刻蚀，减薄其宽度，形成源漏尺寸大，沟道区域尺寸小的鳍部。在满足沟道区域尺寸的情况下，提高了源漏的尺寸，从而降低源漏电阻，提高晶体管的驱动电流。并且，所述晶体管的源漏被介质层保护，不会和后期形成的栅极之间形成短路。

[0069] 第二实施例

[0070] 本实施例还提供了另一种形成鳍式场效应晶体管的方法。

[0071] 请参考图17，采用与第一实施例相同的方法，在衬底表面形成硬掩膜层201之后，刻蚀半导体衬底形成预处理鳍部500。

[0072] 请参考图18，在所述预处理鳍部的侧壁生长外延层501，所述预处理鳍部500及其两侧的外延层501形成鳍部510。

[0073] 具体的，本实施例中，所述外延层501的材料为硅。在本发明的其他实施例中，所述外延层501的材料还可以是锗化硅或碳化硅。所述外延层501可以是单层的硅、锗化硅或碳化硅结构，也可以由多层不同的材料形成的多层结构，例如，先在所述预处理鳍部侧壁生长一层锗化硅，再在所述锗化硅表面生长碳化硅层。形成锗化硅层有助于提高沟道区域的张应力，提高沟道内电子的迁移率，适用于NMOS；而碳化硅层有助于提高沟道区域的压应力，提高沟道内空穴的迁移率，适用于PMOS。具体实施例中，可以针对不同类型的MOS，调整外延层的结构和材料，获得合适的应力。所述鳍部510的宽度大于30nm。

[0074] 请参考图19，形成横跨并覆盖鳍部510的第一沟道区域及其顶部的硬掩膜层201的伪栅600。

[0075] 具体的，所述伪栅600的材料为多晶硅。所述鳍部的第一沟道区域位于鳍部的中间部位。所述形成伪栅的工艺为：在衬底表面形成一层覆盖鳍部及其顶部硬掩膜层和侧墙的多晶硅层，并且将其平坦化；再在多晶硅层表面形成覆盖所述第一沟道区域的掩膜层，以所述掩膜层为掩膜刻蚀多晶硅层之后，暴露出鳍部两端的源极和漏极区域，及其顶部的硬掩膜层和侧墙。在本发明的其他实施例中，如果采用体硅或其他材料作为半导体衬底，在形成鳍部之后，形成伪栅之前，在衬底表面形成一层绝缘层，作为后续形成的栅极和衬底之间的绝缘层。

[0076] 请参考图20，在伪栅600两侧形成覆盖鳍部的源极和漏极的介质层601。

[0077] 具体的，所述介质层的材料包括氧化硅、氮化硅或氮氧化硅。形成所述介质层601的方法为：利用化学气相沉积工艺，在伪栅两侧沉积介质材料，覆盖所述鳍部的源极和漏极之后，将其平坦化，形成介质层，所述介质层的高度与伪栅高度齐平。所述介质层覆盖鳍部的源极和漏极，使源漏在后续工艺中受到保护，尺寸不会改变。

[0078] 请参考图21，去除伪栅600（请参考图20），暴露出鳍部的第一沟道区域及其顶部的硬掩膜层。

[0079] 请参考图22，为去除伪栅600之后的俯视图。

[0080] 请参考图23，为图22在BB’方向上的剖视图，所述第一沟道区域502宽度大于硬掩膜层201宽度。所述第一沟道区域位于鳍部的中部，未被介质层601（请参考图22）覆盖的区域，包括部分的外延层和部分的预处理鳍部。

[0081] 请参考图24，刻蚀所述第一沟道区域502（请参考图23），使其宽度减小，形成第二沟道区域503。

[0082] 具体的，本实施例中，所述刻蚀第一沟道区域502，形成第二沟道区域503的方法为湿法刻蚀工艺。在本发明的其他实施例中也可以采用干法刻蚀工艺，所述干法刻蚀的等离子体方向在水平面内，垂直于所述沟道区域的侧壁。所述形成的第二沟道区域503的宽度大于10nm。在本发明的其他实施例中，可以以硬掩膜层201作为掩膜，采用干法刻蚀工艺垂直刻蚀所述第一沟道区域，形成第二沟道区域503。所述第二沟道区域503的宽度大于10nm。

[0083] 请参考图25，在介质层601朝向鳍部第二沟道区域的侧壁表面形成第二侧墙602。

[0084] 具体的，所述第二侧墙的材料为氮化硅、无定形碳、氮化硼、氮氧化硅、氮碳化硅或氧碳化硅等其他合适的材料。

[0085] 所述第二侧墙可以弥补在对第一沟道区域进行刻蚀过程中对于两侧介质层601所造成的损伤，保持表面的平整，提高后续形成的栅极的沉积质量。

[0086] 请参考图26，形成横跨并覆盖第二沟道区域的栅极700。

[0087] 具体的，本实施例中，所述栅极700为高k金属栅极，形成方法为：首先沉积一层高k介质层，所述高k介质可以是HfO2、La2O3、HfSiON或者HfAlO2等高k材料。再在所述高K介质层表面形成金属层，之后平坦化。在本发明的其他实施例中，所述栅极700也可以是多晶硅栅极。在本发明的其他实施例中，也可以将所述硬掩膜层201（请参考图25）之后在形成栅极700。

[0088] 在本实施例中，形成栅极之前对源极和漏极区域进行等离子体注入。

[0089] 本实施例中，先形成预处理鳍部，再在所述预处理鳍部的两侧生长外延层形成较大宽度的鳍部。利用介质层对源漏区域进行覆盖保护，再对鳍部的第一沟道区域进行刻蚀，减薄其宽度，形成源漏尺寸大，沟道区域尺寸小的鳍部。在满足沟道区域尺寸的情况下，提高了源漏的尺寸，从而降低源漏电阻，提高晶体管的驱动电流。并且，所述晶体管的源漏被介质层保护，不会和后期形成的栅极之间形成短路。并且，所述外延层可以是单层或多层的锗化硅、碳化硅等材料，对沟道区域产生应力作用，提高沟道内载流子的迁移率。例如，形成所述外延层为锗化硅层，有助于提高沟道区域的张应力，提高沟道内电子的迁移率，有助于提高NMOS的性能；外延层为碳化硅层则有助于提高沟道区域的压应力，提高沟道内空穴的迁移率，有助于提高PMOS的性能。可以针对不同类型的MOS晶体管，调整外延层的结构和材料，获得合适的应力。

[0090] 上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。