一种IGBT器件及其形成方法

摘要

本发明实施例公开了一种IGBT器件及其形成方法，所述IGBT器件包括：半导体衬底、基区、栅极结构、发射极和集电极。其中，所述栅极结构包括U型部分和水平部分，所述栅极结构的U型部分贯穿所述基区，所述栅极结构的水平部分覆盖部分所述基区的上表面，并与所述栅极结构的U型部分为一体结构；所述发射极形成于所述栅极结构U型部分两侧的基区内，且与所述栅极结构的U型部分不接触，从而使得本发明所提供的IGBT器件具有制作工艺难度低，饱和导通压降低，抗闩锁能力强，饱和电流小等优点。

权利要求

1.一种IGBT器件，其特征在于，包括：

半导体衬底；

基区，所述基区形成于所述半导体衬底上表面内，且所述基区的上表面与所述半导体衬底的上表面平齐；

栅极结构，所述栅极结构包括U型部分和水平部分，其中，所述栅极结构的U型部分贯穿所述基区且在平行于所述栅极结构的水平部分的方向上所述栅极结构的U型部分的投影完全覆盖所述基区的投影，所述栅极结构的水平部分覆盖部分所述基区的上表面，并与所述栅极结构的U型部分为一体结构；

发射极，所述发射极形成于所述栅极结构U型部分两侧的基区内，且与所述栅极结构的U型部分不接触；

集电极，所述集电极形成于所述半导体衬底下表面内，且所述集电极的下表面与所述半导体衬底的下表面平齐。

2.根据权利要求1所述的IGBT器件，其特征在于，所述栅极结构水平部分的两端距离所述栅极结构U型部分侧墙的水平长度在1μm-3μm的范围内。

3.根据权利要求1所述的IGBT器件，其特征在于，所述栅极结构U型部分的深宽比在

0.1-1的范围内。

4.根据权利要求3所述的IGBT器件，其特征在于，所述栅极结构U型部分的深度在2μm-5μm的范围内。

5.根据权利要求1-4任一项所述的IGBT器件，其特征在于，所述栅极结构表面和侧面形成有氧化层，且所述氧化层完全填充所述栅极结构U型部分的凹槽。

6.根据权利要求5所述的IGBT器件，其特征在于，还包括：形成于所述半导体衬底内的载流子存储层，所述载流子存储层与所述基区的下表面相邻。

7.根据权利要求6所述的IGBT器件，其特征在于，所述载流子存储层的掺杂类型与所述半导体衬底的掺杂类型相同，且所述载流子存储层的掺杂浓度大于所述半导体衬底的掺杂浓度。

8.根据权利要求1-4或6-7任一项所述的IGBT器件，其特征在于，还包括：形成于所述半导体衬底内的电场截止层，所述电场截止层与所述集电极的上表面相邻。

9.根据权利要求8所述的IGBT器件，其特征在于，所述电场截止层的掺杂类型与所述半导体衬底的掺杂类型相同，且所述电场截止层为重掺杂。

10.一种IGBT器件的形成方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底上表面内形成基区，所述基区的掺杂类型与所述半导体衬底的掺杂类型相反，且所述基区的上表面与所述半导体衬底的上表面平齐；

在所述基区内形成沟槽，所述沟槽贯穿所述基区且在沿所述沟槽至所述基区方向上所述沟槽的投影完全覆盖所述基区的投影；

在具有所述沟槽的基区表面形成栅极结构，所述栅极结构完全覆盖所述沟槽的表面，部分覆盖部分所述基区上表面；

在所述沟槽两侧的基区内形成发射极，且所述发射极与所述沟槽不接触；

在所述半导体衬底下表面内形成集电极，且所述集电极的下表面与所述半导体衬底的下表面平齐。

11.根据权利要求10所述的形成方法，其特征在于，还包括：在所述半导体衬底内形成电场截止层，所述电场截止层与所述集电极的上表面相邻。

12.根据权利要求11所述的形成方法，其特征在于，所述电场截止层的掺杂类型与所述半导体衬底的掺杂类型相同，且所述电场截止层为重掺杂。

13.根据权利要求10-12任一项所述的形成方法，其特征在于，在所述半导体衬底上表面内形成基区之前还包括：在所述半导体衬底内形成载流子存储层，且所述基区形成于所述载流子存储层的上表面。

14.根据权利要求13所述的形成方法，其特征在于，所述载流子存储层的掺杂类型与所述半导体衬底的掺杂类型相同，且所述载流子存储层的掺杂浓度大于所述半导体衬底的掺杂浓度。

15.一种IGBT器件的形成方法，其特征在于，包括：

提供第一半导体衬底；

在所述第一半导体衬底表面形成第二半导体衬底；

在所述第二半导体衬底上表面内形成基区，所述基区的掺杂类型与所述半导体衬底的掺杂类型相反，且所述基区的上表面与所述第二半导体衬底的上表面平齐；

在所述基区内形成沟槽，所述沟槽贯穿所述基区且在沿所述沟槽至所述基区方向上所述沟槽的投影完全覆盖所述基区的投影；

在具有所述沟槽的基区表面形成栅极结构，所述栅极结构完全覆盖所述沟槽的表面，且部分覆盖部分所述基区上表面；

在所述沟槽两侧的基区内形成发射极，且所述发射极与所述沟槽不接触；

对所述第一半导体衬底的下表面进行减薄和离子注入，形成集电极。

16.根据权利要求15所述的形成方法，其特征在于，在所述第一半导体衬底表面形成第二半导体衬底之前还包括：在所述第一半导体衬底表面形成电场截止层，所述第二半导体衬底形成于所述电场截止层表面。

17.根据权利要求16所述的形成方法，其特征在于，所述电场截止层的掺杂类型与所述第二半导体衬底的掺杂类型相同，且所述电场截止层为重掺杂。

18.根据权利要求15-17任一项所述的形成方法，其特征在于，在所述第二半导体衬底上表面内形成基区之前还包括：在所述第二半导体衬底内形成载流子存储层，且所述基区形成于所述载流子存储层的上表面。

19.根据权利要求18所述的形成方法，其特征在于，所述载流子存储层的掺杂类型与所述第二半导体衬底的掺杂类型相同，且所述载流子存储层的掺杂浓度大于所述第二半导体衬底的掺杂浓度。

说明书

一种IGBT器件及其形成方法

技术领域

[0001] 本发明涉及半导体器件制造技术领域，尤其涉及一种IGBT器件及其形成方法。

背景技术

[0002] 绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的低导通压降两方面的优点，由于IGBT具有驱动功率小而饱和压降低的优点，目前IGBT作为一种新型的电力电子器件被广泛应用到各个领域。然而，现有技术中IGBT器件的性能并不好。

发明内容

[0003] 为解决上述技术问题，本发明实施例提供了一种IGBT器件及其形成方法，以提高所述IGBT器件的性能。

[0004] 为解决上述问题，本发明实施例提供了如下技术方案：

[0005] 一种IGBT器件，包括：半导体衬底；基区，所述基区形成于所述半导体衬底上表面内，且所述基区的上表面与所述半导体衬底的上表面平齐；栅极结构，所述栅极结构包括U型部分和水平部分，其中，所述栅极结构的U型部分贯穿所述基区，所述栅极结构的水平部分覆盖部分所述基区的上表面，并与所述栅极结构的U型部分为一体结构；发射极，所述发射极形成于所述栅极结构U型部分两侧的基区内，且与所述栅极结构的U型部分不接触；集电极，所述集电极形成于所述半导体衬底下表面内，且所述集电极的下表面与所述半导体衬底的下表面平齐。

[0006] 优选的，所述栅极结构水平部分的两端距离所述栅极结构U型部分侧墙的水平长度在1μm-3μm的范围内。

[0007] 优选的，所述栅极结构U型部分的深宽比在0.1-1的范围内。

[0008] 优选的，所述栅极结构U型部分的深度在2μm-5μm的范围内。

[0009] 优选的，所述栅极结构表面和侧面形成有氧化层，且所述氧化层完全填充所述栅极结构U型部分的凹槽。

[0010] 优选的，还包括：形成于所述半导体衬底内的载流子存储层，所述载流子存储层与所述基区的下表面相邻。

[0011] 优选的，所述载流子存储层的掺杂类型与所述半导体衬底的掺杂类型相同，且所述载流子存储层的掺杂浓度大于所述半导体衬底的掺杂浓度。

[0012] 优选的，还包括：形成于所述半导体衬底内的电场截止层，所述电场截止层与所述集电极的上表面相邻。

[0013] 优选的，所述电场截止层的掺杂类型与所述半导体衬底的掺杂类型相同，且所述电场截止层为重掺杂。

[0014] 一种IGBT器件的形成方法，包括：提供半导体衬底；在所述半导体衬底上表面内形成基区，所述基区的掺杂类型与所述半导体衬底的掺杂类型相反，且所述基区的上表面与所述半导体衬底的上表面平齐；在所述基区内形成沟槽，所述沟槽贯穿所述基区；在具有所述沟槽的基区表面形成栅极结构，所述栅极结构完全覆盖所述沟槽的表面，部分覆盖部分所述基区上表面；在所述沟槽两侧的基区内形成发射极，且所述发射极与所述沟槽不接触；在所述半导体衬底下表面内形成集电极，且所述集电极的下表面与所述半导体衬底的下表面平齐。

[0015] 优选的，还包括：在所述半导体衬底内形成电场截止层，所述电场截止层与所述集电极的上表面相邻。

[0016] 优选的，所述电场截止层的掺杂类型与所述半导体衬底的掺杂类型相同，且所述电场截止层为重掺杂。

[0017] 优选的，在所述半导体衬底上表面内形成基区之前还包括：在所述半导体衬底内形成载流子存储层，且所述基区形成于所述载流子存储层的上表面。

[0018] 优选的，所述载流子存储层的掺杂类型与所述半导体衬底的掺杂类型相同，且所述载流子存储层的掺杂浓度大于所述半导体衬底的掺杂浓度。

[0019] 一种IGBT器件的形成方法，包括：提供第一半导体衬底；在所述第一半导体衬底表面形成第二半导体衬底；在所述第二半导体衬底上表面内形成基区，所述基区的掺杂类型与所述半导体衬底的掺杂类型相反，且所述基区的上表面与所述第二半导体衬底的上表面平齐；在所述基区内形成沟槽，所述沟槽贯穿所述基区；在具有所述沟槽的基区表面形成栅极结构，所述栅极结构完全覆盖所述沟槽的表面，且部分覆盖部分所述基区上表面；在所述沟槽两侧的基区内形成发射极，且所述发射极与所述沟槽不接触；对所述第一半导体衬底的下表面进行减薄和离子注入，形成集电极。

[0020] 优选的，在所述第一半导体衬底表面形成第二半导体衬底之前还包括：在所述第一半导体衬底表面形成电场截止层，所述第二半导体衬底形成于所述电场截止层表面。

[0021] 优选的，所述电场截止层的掺杂类型与所述第二半导体衬底的掺杂类型相同，且所述电场截止层为重掺杂。

[0022] 优选的，在所述第二半导体衬底上表面内形成基区之前还包括：在所述第二半导体衬底内形成载流子存储层，且所述基区形成于所述载流子存储层的上表面。

[0023] 优选的，所述载流子存储层的掺杂类型与所述第二半导体衬底的掺杂类型相同，且所述载流子存储层的掺杂浓度大于所述第二半导体衬底的掺杂浓度。

[0024] 与现有技术相比，上述技术方案具有以下优点：

[0025] 本发明实施例所提供的IGBT器件中，所述栅极结构包括U型部分和水平部分，其中，所述栅极结构的U型部分贯穿所述基区，从而消除了所述IGBT器件内部的寄生JFET，降低了所述IGBT器件的饱和导通压降；所述栅极结构的水平部分覆盖部分所述基区的上表面，并与所述栅极结构的U型部分为一体结构，所述发射极形成于所述栅极结构U型部分两侧的基区内，且与所述栅极结构的U型部分不接触，而所述IGBT器件的沟道形成于所述栅极结构的边界，使得所述IGBT器件的沟道部分形成于所述栅极结构U型部分的侧墙外围区域，部分形成于所述栅极结构水平部分的下方区域，从而增加了所述沟道的长度，降低了所述IGBT器件的饱和电流。

[0026] 此外，在形成栅极结构U型沟槽的过程中，会产生应力作用，本发明所述的IGBT器件结构中的栅极结构形成于两个方向，使得所产生的应力平衡分布在两个相互垂直的方向上，从而避免了所述沟槽栅结构IGBT器件的制作过程中，硅圆片极容易发生翘曲现象，提高了产品的成品率。

附图说明

[0027] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0028] 图1为现有技术中平面栅结构的IGBT器件的结构示意图；

[0029] 图2为现有技术中单沟槽栅结构的IGBT器件的结构示意图；

[0030] 图3为现有技术中含假栅结构的沟槽栅结构IGBT器件的一种结构示意图；

[0031] 图4为现有技术中含假栅结构的沟槽栅结构IGBT器件的另一种结构示意图；

[0032] 图5为本发明所提供的IGBT器件的结构示意图；

[0033] 图6为本发明一个实施例中所提供的IGBT器件的结构示意图；

[0034] 图7为本发明另一个实施例中所提供的IGBT器件的结构示意图；

[0035] 图8为本发明又一个实施例中所提供的IGBT器件的结构示意图；

[0036] 图9中分别示出了平面栅结构IGBT器件、沟槽栅结构IGBT器件以及本发明所提供的IGBT器件的电压-电流特性曲线；

[0037] 图10为图9中平面栅结构IGBT器件、沟槽栅结构IGBT器件以及本发明所提供的IGBT器件的电压-电流特性曲线中靠近原点位置的放大图；

[0038] 图11中分别示出了平面栅结构IGBT器件、沟槽栅结构IGBT器件以及本发明所提供的IGBT器件的关断特性曲线；

[0039] 图12中分别示出了平面栅结构IGBT器件、沟槽栅结构IGBT器件以及本发明所提供的IGBT器件的集电极和发射极两端施加电流，直至出现负阻效应时的电压-电流特性曲线。

具体实施方式

[0040] 目前，IGBT器件主要分为平面栅结构的IGBT器件和沟槽栅结构的IGBT器件。

[0041] 如图1所示，现有技术中平面栅结构的IGBT器件包括：

[0042] 漂移区101；

[0043] 栅极结构，所述栅极结构位于所述漂移区101正面，包括：位于所述漂移区101表面的栅介质层106、位于所述栅介质层106表面的栅电极层105以及位于所述栅电极层105表面的氧化层110；

[0044] P型基区103，所述P型基区103位于所述栅极结构两侧的漂移区101内；

[0045] 发射极结构，所述发射极结构位于所述栅极结构两侧，包括：位于所述P型基区103内的N型发射极104，以及位于所述P型基区103和N型发射极104表面的发射极电极107；

[0046] 集电极，所述集电极位于所述漂移区101的背面，包括：位于所述漂移区101背面表面的集电极102以及位于所述集电极102表面的集电极电极108。

[0047] 但是，现有技术中平面栅结构的IGBT器件具有较大的饱和导通压降，芯片面积较大。

[0048] 发明人研究发现，如图1所示，所述平面栅结构IGBT器件的导通电阻包括：沟道电阻Rch、漂移区电阻Rn、JFET区域电阻Rj、位于栅极结构下方的N型区积累层电阻Ra，而降低所述平面栅结构IGBT器件的各导通电阻的阻值可以降低所述平面栅结构IGBT器件的饱和导通压降。

[0049] 发明人进一步研究发现，降低沟道电阻Rch的常用方法包括两种：一种是通过外电路使施加在所述平面栅结构IGBT器件栅极上的电压远大于所述平面栅结构IGBT器件的栅极阈值电压，从而使所述平面栅结构IGBT器件的沟道充分开启；另一种是增加所述平面栅结构IGBT器件的沟道密度。由于沟槽栅结构IGBT器件相对于平面栅结构具有较大的元包密度，而每个元包都对应着一个沟道，并且，所述沟槽栅结构IGBT器件相对于平面栅结构更节省芯片面积。因此，采用沟槽栅结构IGBT器件可以降低沟道电阻Rch，节省芯片面积，从而降低IGBT器件的饱和导通压降，减小IGBT的芯片面积。

[0050] 降低漂移区电阻Rn的方法是，增加靠近IGBT器件正面区域的电子注入效率，使得靠近IGBT器件背面集电极102的衬底中产生大量的空穴载流子与之中和，从而降低IGBT器件的漂移区电阻Rn，进而降低IGBT器件的饱和导通压降。而增加靠近IGBT器件正面区域的电子注入效率的常用方法是：采用沟槽栅结构，并通过加宽栅结构的长度或是增加假栅的方法，来增加元包之间的间距，从而增加靠近IGBT器件正面区域的电子注入效率。另外，对于沟槽栅结构IGBT器件，还可以采用深沟槽的方法降低其漂移区的电阻Rn，从而降低其饱和导通压降。

[0051] JFET是所述平面栅结构IGBT中，两个P型基区与位于两个P型基区之间的N型漂移区组成的寄生器件。在所述平面栅结构IGBT器件工作时，该寄生器件JFET工作在可变电阻区，而降低所述JFET区域电阻Rj的方法是对所述JFET区域进行N型高掺杂；或是采用沟槽栅结构，彻底消除IGBT器件内部的寄生JFET，从而消除IGBT器件内部的电阻Rj，进而大大降低IGBT器件的饱和导通压降。

[0052] 综上所述，相较于平面栅结构的IGBT器件，沟槽栅结构的IGBT器件具有较低的饱和导通压降，以及较小的芯片面积。

[0053] 如图2所示，单沟槽栅结构的IGBT器件包括：

[0054] 漂移区201；

[0055] 栅极结构，所述栅极结构位于所述漂移区201正面，包括：位于所述漂移区201内的栅氧化层206、位于所述栅氧化层206表面的栅电极层205；

[0056] P型基区203，所述P型基区203位于所述栅极结构两侧的漂移区201内；

[0057] 发射极结构，所述发射极结构位于所述栅极结构两侧，包括：位于所述P型基区203内的N型发射极204，以及位于所述N型发射极204表面的发射极电极207，且所述发射极电极207完全覆盖所述P型基区203、N型发射极204以及栅氧化层206的表面；

[0058] 集电极结构，所述集电极结构位于所述漂移区201的背面，包括：位于所述漂移区201背面表面的集电极202以及位于所述集电极202表面的集电极电极208。

[0059] 含假栅结构的沟槽栅结构IGBT器件的结构如图3和图4所示，由于其和单沟槽栅结构的IGBT器件的结构大体相似，这里不再详细赘述。

[0060] 发明人更进一步研究发现，虽然沟槽栅结构IGBT器件具有较低的饱和导通压降，但是具有较大的饱和电流，导致其处于短路状态时，具有较高的结温，容易烧毁器件。而且，由于所述沟槽栅结构IGBT器件的沟槽具有较大的深宽比，导致其制作工艺难度较大，成本较高。

[0061] 此外，由于所述沟槽栅结构IGBT器件在制作过程中，会通过刻蚀形成一些列平行且深宽比比较大的沟槽，从而产生一些相对较大，且应力方向集中在与其垂直的方向上的机械应力，导致所述沟槽栅结构IGBT器件的制作过程中，硅圆片极容易发生翘曲现象，严重影响产品的成品率。

[0062] 有鉴于此，本发明提供了一种IGBT器件及其形成方法，其中，所述IGBT器件包括：半导体衬底；基区，所述基区形成于所述半导体衬底上表面内，所述基区的掺杂类型与所述半导体衬底的掺杂类型相反，且所述基区的上表面与所述半导体衬底的上表面平齐；栅极结构，所述栅极结构包括U型部分和水平部分，其中，所述栅极结构的U型部分贯穿所述基区，所述栅极结构的水平部分覆盖部分所述基区的上表面，并与所述栅极结构的U型部分为一体结构；发射极，所述发射极形成于所述栅极结构U型部分两侧的基区内，且与所述栅极结构的U型部分不接触；集电极，所述集电极形成于所述半导体衬底下表面内，且所述集电极的下表面与所述半导体衬底的下表面平齐。

[0063] 本发明实施例所提供的IGBT器件中，所述栅极结构包括U型部分和水平部分，其中，所述栅极结构的U型部分贯穿所述基区，从而消除了所述IGBT器件内部的寄生JFET，降低了所述IGBT器件的饱和导通压降；所述栅极结构的水平部分覆盖部分所述基区的上表面，并与所述栅极结构的U型部分为一体结构，所述发射极形成于所述栅极结构U型部分两侧的基区内，且与所述栅极结构的U型部分不接触，而所述IGBT器件的沟道形成于所述栅极结构的边界区域，使得所述IGBT器件的沟道部分形成于所述栅极结构的U型部分的侧墙外围区域，部分形成于所述栅极结构水平部分的下方区域，从而增加了所述沟道的长度，降低了所述IGBT器件的饱和电流。

[0064] 以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0065] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

[0066] 其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

[0067] 实施例一：

[0068] 如图5所示，本发明实施例所提供的IGBT器件包括：

[0069] 半导体衬底，所述半导体衬底包括漂移区501。本发明所提供的IGBT器件中，所述半导体衬底可以为N型掺杂，也可以为P型掺杂，本实施例中以所述半导体衬底为N型掺杂为例，对本发明所提供的IGBT器件进行介绍，但是本发明对此并不做限定。

[0070] 基区503，所述基区503形成于所述半导体衬底上表面内，所述基区503的掺杂类型与所述半导体衬底的掺杂类型相反，且所述基区503的上表面与所述半导体衬底的上表面平齐，在本实施例中，所述基区503为P型基区。

[0071] 栅极结构，所述栅极结构包括U型部分和水平部分，其中，所述栅极结构的U型部分贯穿所述基区503，所述栅极结构的水平部分覆盖部分所述基区503的上表面，并与所述栅极结构的U型部分为一体结构。如图5所示，所述栅极结构包括栅介质层506以及，以及形成于所述栅介质层506表面的栅电极层505，所述栅介质层506与所述栅电极层505均包括U型部分和水平部分，且所述栅电极层505表面和侧面还形成有氧化层500，所述氧化层500完全填充所述栅极结构U型部分的沟槽。

[0072] 需要说明的是，为了既降低所述IGBT器件的饱和导通压降，又不过多增加所述IGBT器件的沟道电阻，导致所述IGBT器件栅极结构与集电极之间的压差增大，本发明实施例中，所述栅极结构水平部分的两端距离所述栅极结构U型部分侧墙的水平长度优选在1μm-3μm的范围内，但本发明对此并不做限定。

[0073] 发射极504，所述发射极504形成于所述栅极结构U型部分两侧的基区503内，且与所述栅极结构的U型部分不接触，其掺杂类型与基区504的掺杂类型不同，在本实施例中，所述发射极504为N型发射极，而且所述发射极504的表面还形成有与所述发射极504电连接的发射极电极。

[0074] 需要说明的是，本发明所提供的IGBT器件中，所述基区503内还形成有与所述发射极504下表面相邻的重掺杂浅P型层(图中未示出)，以增大所述IGBT器件的闩锁电流。

[0075] 集电极502，所述集电极502形成于所述半导体衬底下表面内，且所述集电极502的下表面与所述半导体衬底的下表面平齐，其掺杂类型与所述半导体衬底的掺杂类型不同，在本实施例中，所述集电极502为P型集电极，而且所述集电极502的表面还形成有与所述集电极502电连接的集电极电极508。

[0076] 本发明实施例所提供的IGBT器件中，所述栅极结构包括U型部分和水平部分，其中，所述栅极结构的U型部分贯穿所述基区503，从而消除了所述IGBT器件内部的寄生JFET，降低了所述IGBT器件的饱和导通压降；所述栅极结构的水平部分覆盖部分所述基区503上表面，并与所述栅极结构的U型部分为一体结构，所述发射极504形成于所述栅极结构U型部分两侧的基区503内，且与所述栅极结构的U型部分不接触，而所述IGBT器件的沟道形成于所述栅极结构的边界区域，使得所述IGBT器件的沟道部分形成于所述栅极结构的U型部分的侧墙外围区域，部分形成于所述栅极结构水平部分的下方区域，从而增加了所述沟道的长度。

[0077] 又因为所述IGBT器件的饱和电流的计算公式可表示为：

[0078]

[0079] 其中，W表示所述IGBT器件中沟道的宽度；L表示所述IGBT器件中沟道的长度；VGE表示所述IGBT器件工作时，栅极与发射极之间的电压；VCE表示所述IGBT器件工作时，栅极与集电极之间的电压；β为常数。

[0080] 由上式可以看出，本发明实施例所提供的IGBT器件具有较大的沟道长度，从而降低了所述IGBT器件的饱和电流，增大了所述IGBT器件的安全工作电压。

[0081] 而且，由于本发明实施例中所提供的IGBT器件中，沟道的方向是纵向的，从而降低了所述IGBT器件中空穴流过位于所述发射极503正下方基区503的几率，进而有效的抑制了所述IGBT器件内部寄生PNPN晶体管的触发，使得所述IGBT器件的闩锁电流较大。

[0082] 另外，本发明所述的IGBT器件结构中的栅极结构形成于两个方向，从而使得所述栅极结构的形成过程中产生的应力，平衡分布在两个相互垂直的方向上，避免了所述沟槽栅结构IGBT器件的制作过程中，硅圆片极容易发生翘曲现象，提高了产品的成品率。

[0083] 此外，所述栅极结构U型部分的深宽比优选在0.1-1的范围内，所述栅极结构U型部分的深度优选在2μm-5μm的范围内，从而降低所述IGBT器件的制作工艺难度。而且由于本实施例中，所述栅极结构的U型部分具有较小的深宽比，使得所述IGBT器件制作过程中产生的应力较小，从而进一步避免了所述沟槽栅结构IGBT器件的制作过程中，硅圆片极容易发生翘曲现象，提高了产品的成品率。

[0084] 如图6所示，在本发明的一个实施例中，所述IGBT器件还包括：形成于所述半导体衬底内的载流子存储层509，所述载流子存储层509与所述基区503的下表面相邻。在本实施例中，所述载流子存储层509的掺杂类型与所述半导体衬底的掺杂类型相同，且所述载流子存储层509的掺杂浓度大于所述半导体衬底的掺杂浓度，从而在所述基区503下方形成空穴势垒，阻止所述漂移区501中的空穴向基区503扩散，保证所述漂移区501内的空穴浓度，进而通过电导调制效应，降低所述IGBT器件的饱和导通压降。

[0085] 如图7所示，在本发明的另一实施例中，所述IGBT器件还包括：形成于所述半导体衬底内电场截止层510，所述电场截止层510与所述集电极502的上表面相连。在本实施例中，所述电场截止层510的掺杂类型与所述漂移区501的掺杂类型相同，且所述电场截止层510为重掺杂，使得所述IGBT器件能够在所述电场截止层510迅速截止电场，从而降低所述IGBT器件中所述漂移区501的厚度，降低所述漂移区501的总体电阻，进而降低所述IGBT器件的饱和导通压降。

[0086] 如图8所示，在本发明的又一个实施例中，所述IGBT器件既包括载流子存储层509，又包括电场截止层510，从而既在所述基区503下方形成空穴势垒，阻止所述漂移区501中的空穴向基区503扩散，保证所述漂移区501内的空穴浓度，进而通过电导调制效应，降低所述IGBT器件的饱和导通压降；又使得所述IGBT器件能够在所述电场截止层510迅速截止电场，从而降低所述IGBT器件中所述漂移区501的厚度，降低所述漂移区501的总体电阻，进而进一步降低所述IGBT器件的饱和导通压降。

[0087] 如图9所示，图9中分别示出了平面栅结构IGBT器件1、沟槽栅结构IGBT器件2以及本发明所提供的IGBT器件3的电压-电流特性曲线。从图9中可以看出，本发明所提供的IGBT器件3的饱和电流最小，因此，本发明所提供的IGBT器件具有最大的正向工作电压。

[0088] 如图10所示，图10为图9中平面栅结构IGBT器件1、沟槽栅结构IGBT器件2以及本发明所提供的IGBT器件3的电压-电流特性曲线中靠近原点位置的放大图。从图10中可以看出，在同一电流条件下，本发明所提供的IGBT器件3的导通压介于平面栅结构IGBT器件1的导通电压和沟槽栅结构IGBT器件2的导通电压之间，即在等面积条件下，本发明所提供的IGBT器件3的饱和导通压降于平面栅结构IGBT器件1的饱和导通压降和沟槽栅结构IGBT器件2的饱和导通压降之间；而等元包数目条件下，本发明所提供的IGBT器件3的饱和导通压降最小，因此，相对于平面栅结构IGBT器件1和沟槽栅结构IGBT器件2，本发明所提供的IGBT器件3具有降低饱和导通压降的优点。

[0089] 如图11所示，图11中分别示出了平面栅结构IGBT器件1、沟槽栅结构IGBT器件2以及本发明所提供的IGBT器件3的关断特性曲线。从图11中可以看出，本发明所提供的IGBT器件3的关断特性与平面栅结构IGBT器件1的关断特性和沟槽栅结构IGBT器件2的关断特性相差不大，即相对于平面栅结构IGBT器件1和沟槽栅结构IGBT器件2，本发明所提供的IGBT器件3的关断特性并没有下降。

[0090] 如图12所示，图12中分别示出了平面栅结构IGBT器件1、沟槽栅结构IGBT器件2以及本发明所提供的IGBT器件3的集电极和发射极两端施加电流，直至出现负阻效应时的电压-电流特性曲线。从图12中可以看出，当所述平面栅结构IGBT器件1、沟槽栅结构IGBT器件2以及本发明所提供的IGBT器件3中的基区掺杂浓度都相同时，平面栅结构IGBT器件1的闩锁电流较小，即图12中电流发生回折时的电流值最小，而本发明所提供的IGBT器件3甚至都不发生闩锁，因此，本发明所提供的IGBT器件3具有极强的抗闩锁能力。

[0091] 综上所述，本发明所提供的IGBT器件，结合了传统平面栅结构IGBT器件工艺制作简单，寄生电容小，热学性能好和沟槽栅结构IGBT器件无寄生JFET，抗闩锁能力强等优点，并且不会带来不利影响，使得本发明所提供的IGBT器件具有制作工艺难度低，饱和导通压降低，抗闩锁能力强，饱和电流小等优点。

[0092] 实施例二：

[0093] 本实施例提供了一种实施例一中所述IGBT器件的形成方法，包括：

[0094] 步骤S201：衬底制备，以提供半导体衬底，所述半导体衬底包括漂移区501。本发明所提供的IGBT器件形成方法中，所述半导体衬底可以为N型掺杂，也可以为P型掺杂，本实施例中以所述半导体衬底为N型掺杂为例，对本发明所提供的IGBT器件进行介绍，但是本发明对此并不做限定。

[0095] 步骤S202：对所述半导体衬底的上表面进行离子注入，并对注入离子后的半导体衬底进行高温退火，以在所述半导体衬底上表面内形成基区503，且所述基区503的掺杂类型与所述半导体衬底的掺杂类型相反，且所述基区503的上表面与所述半导体衬底的上表面平齐，在本实施例中，所述注入离子为P型离子，所述P型离子优选为硼离子，但本发明对此并不做限定。

[0096] 需要说明的是，在本发明的一个实施例中，所述基区503形成之前还包括：对所述半导体衬底上表面进行离子注入，并对注入离子后的半导体衬底进行高温退火，以在所述半导体衬底内形成载流子存储层509，且所述基区503形成于所述载流子存储层509的上表面。在本实施例中，所述载流子存储层509的掺杂类型与所述半导体衬底的掺杂类型相同，且所述载流子存储层509的掺杂浓度大于所述半导体衬底的掺杂浓度，从而在所述基区503下方形成空穴势垒，阻止所述漂移区501中的空穴向基区503扩散，保证所述漂移区501内的空穴浓度，进而通过电导调制效应，降低所述IGBT器件的饱和导通压降。

[0097] 步骤S203：对所述基区503进行刻蚀，以在在所述基区503内形成沟槽，所述沟槽贯穿所述基区503，需要说明的是，所述沟槽的深宽比优选在在0.1-1的范围内，所述沟槽的深度优选在2μm-5μm的范围内，从而降低所述沟槽的工艺难度，以及所述沟槽制作过程中所产生的应力。

[0098] 步骤S204：在具有所述沟槽的基区503表面形成栅极结构，所述栅极结构完全覆盖所述沟槽的表面，且部分覆盖部分基区503上表面。所述栅极结构形成包括：在具有所述沟槽的基区503表面形成栅介质层506，在本实施例中，所述栅介质层506优选为氧化层；在所述栅介质层506表面形成栅电极层505，在本实施例中，所述栅电极层505优选为多晶硅，所述栅电极层505的形成工艺优选为淀积。

[0099] 对所述栅极结构进行刻蚀，保留所述沟槽表面以及位于所述沟槽边缘的基区503上表面的部分栅极结构，使得所述栅极结构包括U型部分和水平部分，其中，所述栅极结构的U型部分形成于所述沟槽内，所述栅极结构的水平部分形成于所述基区503上表面，覆盖部分所述基区503，并与所述栅极结构的U型部分为一体结构。在本实施例中，所述栅极结构水平部分的两端距离所述栅极结构U型部分侧墙的水平长度优选在1μm-3μm的范围内，但本发明对此并不做限定。

[0100] 步骤S205：以所述栅极结构为掩膜，对所述基区503进行离子注入，在所述沟槽两侧的基区503内形成发射极504，且所述发射极504与所述沟槽不接触。在本实施例中，所述发射极504的掺杂离子为N型掺杂离子，优选为重掺杂，所述发射极504为N型重掺杂发射极。

[0101] 在形成发射极504后的半导体衬底上表面形成氧化层500，所述氧化层500完全填充所述栅极结构U型部分的凹槽，然后对所述氧化层500进行刻蚀，保留所述栅极结构表面和侧面的氧化层，以及所述栅极结构U型部分形成的凹槽内的氧化层。

[0102] 在未有所述氧化层500覆盖的基区503上表面区域，进行高能P型离子注入，并经过退火等工艺，在所述基区503内形成重掺杂的浅P型层(图中未示出)，所述重掺杂的浅P型层与所述发射极504下表面相邻，以减小所述IGBT器件的闩锁电流。在本实施例中，所述P型离子优选为硼离子。

[0103] 形成所述重掺杂的浅P型层后，在所述半导体衬底上表面形成金属层，并对所述金属层进行刻蚀，以在所述半导体衬底上表面形成与所述发射极504电连接的发射极电极507。

[0104] 最后在形成发射极504的半导体衬底表面形成钝化层，并对所述钝化层进行刻蚀，完成所述半导体衬底的正面工艺。

[0105] 步骤S206：完成所述半导体衬底的正面工艺之后，对所述半导体衬底进行背面减薄，并对所述半导体衬底下表面进行高能离子注入，以在所述半导体衬底的下表面内形成集电极502。在本实施例中，所述集电极502中的掺杂离子为P型离子，优选为硼离子。形成所述集电极502后，在所述集电极502的表面形成金属层，以形成与所述发射极504电连接的发射极电极507。

[0106] 需要说明的是，在本发明的又一个实施例中，所述半导体衬底背面减薄工艺之后，所述集电极502形成之前还包括：在所述半导体衬底下表面进行离子注入，并对注入离子后的半导体衬底进行高温退火，以在所述半导体衬底内形成电场截止层510，所述电场截止层510与所述集电极502的上表面相邻。在本实施例中，所述电场截止层510的掺杂类型与所述半导体衬底的掺杂类型相同，且所述电场截止层510为重掺杂，使得所述IGBT器件能够在所述电场截止层510迅速截止电场，从而降低所述IGBT器件中所述漂移区501的厚度，降低所述漂移区501的总体电阻，进而降低所述IGBT器件的饱和导通压降。

[0107] 本发明实施例所提供的IGBT器件的形成方法中，所述栅极结构包括U型部分和水平部分，其中，所述栅极结构的U型部分贯穿所述基区503，从而消除了所述IGBT器件内部的寄生JFET，降低了所述IGBT器件的饱和导通压降；所述栅极结构的水平部分覆盖部分所述基区503上表面，并与所述栅极结构的U型部分为一体结构，所述发射极504形成于所述栅极结构U型部分两侧的基区503内，且与所述栅极结构的U型部分不接触，而所述IGBT器件的沟道形成于所述栅极结构的边界区域，使得所述IGBT器件的沟道部分形成于所述栅极结构的U型部分的侧墙外围区域，部分形成于所述栅极结构水平部分的下方区域，从而增加了所述沟道的长度。

[0108] 又因为所述IGBT器件的饱和电流的计算公式可表示为：

[0109]

[0110] 其中，W表示所述IGBT器件中沟道的宽度；L表示所述IGBT器件中沟道的长度；VGE表示所述IGBT器件工作时，栅极与发射极之间的电压；VCE表示所述IGBT器件工作时，栅极与集电极之间的电压；β为常数。

[0111] 由上式可以看出，本发明实施例所提供的IGBT器件具有较大的沟道长度，从而降低了所述IGBT器件的饱和电流，增大了所述IGBT器件的安全工作电压。

[0112] 而且，由于本发明实施例中所提供的IGBT器件中，沟道的方向是纵向的，从而降低了所述IGBT器件中空穴流过位于所述发射极503正下方基区503的几率，进而有效的抑制了所述IGBT器件内部寄生PNPN晶体管的触发，使得所述IGBT器件的闩锁电流较大。

[0113] 另外，本发明所述的IGBT器件结构中的栅极结构形成于两个方向，从而使得所述栅极结构形成过程中产生的应力，平衡分布在两个相互垂直的方向上，避免了所述沟槽栅结构IGBT器件的制作过程中，硅圆片极容易发生翘曲现象，提高了产品的成品率。

[0114] 实施例三：

[0115] 本实施例提供了另一种实施例一中所述IGBT器件的形成方法，包括：

[0116] 步骤S301：衬底制备，以提供第一半导体衬底，所述第一半导体衬底可以为N型掺杂，也可以为P型掺杂，本实施例中以所述第一半导体衬底为P型掺杂为例，对本发明所提供的IGBT器件进行介绍，但是本发明对此并不做限定。

[0117] 步骤S302：在所述第一半导体衬底表面形成第二半导体衬底，所述第二半导体衬底包括漂移区501，在本实施例中，所述第二半导体衬底与所述第一半导体衬底掺杂类型不同，为N型掺杂，其形成工艺优选为外延工艺。

[0118] 需要说明的是，在本发明的一个实施例中，所述第二半导体衬底形成之前还包括：在所述第一半导体衬底表面形成电场截止层510。在本实施例中，所述电场截止层510的掺杂类型与所述第二半导体衬底的掺杂类型相同，且所述电场截止层510为重掺杂，使得所述IGBT器件能够在所述电场截止层510迅速截止电场，从而降低所述IGBT器件中所述漂移区
501的厚度，降低所述漂移区501的总体电阻，进而降低所述IGBT器件的饱和导通压降。

[0119] 步骤S303：对所述第二半导体衬底进行离子注入，并对注入离子后的第二半导体衬底进行高温退火，以在所述第二半导体衬底上表面内形成基区503，且所述基区503的掺杂类型与所述半导体衬底的掺杂类型相反，且所述基区503的上表面与所述第二半导体衬底的上表面平齐，在本实施例中，所述注入离子为P型离子，所述P型离子优选为硼离子，但本发明对此并不做限定。

[0120] 需要说明的是，在本发明的又一个实施例中，在所述第二半导体衬底上表面内形成所述基区503之前还包括：对所述第二半导体衬底进行离子注入，并对注入离子后的第二半导体衬底进行高温退火，以在所述第二半导体衬底内形成载流子存储层509，且所述基区503形成于所述载流子存储层509的上表面。在本实施例中，所述载流子存储层509的掺杂类型与所述第二半导体衬底的掺杂类型相同，且所述载流子存储层509的掺杂浓度大于所述第二半导体衬底的掺杂浓度，从而在所述基区503下方形成空穴势垒，阻止所述漂移区501中的空穴向基区503扩散，保证所述漂移区501内的空穴浓度，进而通过电导调制效应，降低所述IGBT器件的饱和导通压降。

[0121] 对所述基区503进行刻蚀，以在在所述基区503内形成沟槽，且所述沟槽贯穿所述基区503，需要说明的是，所述沟槽的深宽比优选在在0.1-1的范围内，所述沟槽的深度优选在2μm-5μm的范围内，从而降低所述沟槽的工艺难度，以及所述沟槽制作过程中所产生的应力。

[0122] 步骤S304：在具有所述沟槽的基区503表面形成栅极结构，所述栅极结构完全覆盖所述沟槽的表面，且部分覆盖部分所述基区503上表面。

[0123] 步骤S305：在所述沟槽两侧的基区内形成发射极，且所述发射极与所述沟槽不接触。

[0124] 本实施例中步骤304和步骤305与实施例二中步骤204和步骤205完全相同，具体可参考实施例二，本实施例中不再详细叙述。

[0125] 步骤S306：完成所述第一半导体衬底的正面工艺之后，对所述第一半导体衬底进行背面减薄工艺，并对所述第一半导体衬底的背面进行离子注入，并经过退火等工艺形成集电极502。在本实施例中，由于所述第一半导体衬底为P型掺杂，且所述集电极502中的掺杂离子为P型离子，优选为硼离子，因此，所述第一半导体衬底即可作为集电极502的材料。形成所述集电极502后，在所述集电极502的表面形成金属层，以形成与所述发射极504电连接的发射极电极507。

[0126] 综上所述，本发明所提供的IGBT器件及其形成方法，结合了传统平面栅结构IGBT器件工艺制作简单，寄生电容小，热学性能好和沟槽栅结构IGBT器件无寄生JFET，抗闩锁能力强等优点，并且不会带来不利影响，使得本发明所提供的IGBT器件具有制作工艺难度低，饱和导通压降低，抗闩锁能力强，饱和电流小等优点。

[0127] 本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。

[0128] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。