半导体装置

摘要

控制逻辑部（20）在电源正常工作的情况下生成被激活的控制信号。充电电路对与第1节点连接的电容元件充电电荷，该第1节点位于被供给由电压产生电路产生的电压的电压控制线上。第1放电电路与充电电路的电荷蓄积节点连接，在控制信号被激活时将所蓄积的电荷放电。第2放电电路在电荷蓄积节点超过预定的电位时将第1节点放电。

权利要求

1.一种半导体装置，具有：

多个存储单元，各存储单元根据阈值电压的电平变化来存储数据；

电压产生电路，产生提供给所述存储单元的电压；

控制逻辑部，在被正常供给电源的情况下生成被激活的控制信号；

充电电路，与位于被供给由所述电压产生电路产生的电压的电压控制线上的第1节点连接，所述充电电路包括第2节点、和与所述第2节点连接的电容元件；

第1放电电路，与所述第2节点连接，在所述控制信号被激活时将所述第2节点和大地连接起来；以及第2放电电路，在所述第2节点的电压超过阈值时，将所述第1节点和所述大地连接起来。

2.根据权利要求1所述的半导体装置，其中，所述控制逻辑部生成通过被周期地激活来表示电源供给的正常的所述控制信号。

3.根据权利要求1所述的半导体装置，其中，所述控制逻辑部生成通过维持激活状态来表示电源供给的正常的所述控制信号。

4.根据权利要求3所述的半导体装置，其中，所述控制逻辑部具有：

多个触发器；以及

逻辑电路，将所述多个触发器的输出的逻辑积作为所述控制信号进行输出，构成所述多个触发器中至少一个触发器的晶体管的尺寸与构成其它触发器的晶体管的尺寸不同。

5.根据权利要求1所述的半导体装置，其中，所述第1放电电路包括晶体管，该晶体管被设置于所述第2节点与大地之间且控制电极被输入所述控制信号。

6.根据权利要求1所述的半导体装置，其中，所述第2放电电路包括晶体管，该晶体管被设置于所述第1节点与大地之间且控制电极与所述第2节点连接。

7.根据权利要求1所述的半导体装置，其中，所述充电电路包括设置于所述第1节点和所述第2节点之间的负载元件、以及设置于所述第2节点和大地之间的所述电容元件。

8.根据权利要求1所述的半导体装置，其中，所述半导体装置是还具有系统控制器的微型计算机，所述半导体装置还具有复位请求电路，在所述第2节点的电压超过所述阈值时，该复位请求电路将用于向所述系统控制器请求包含非易失性半导体存储器的微型计算机的复位的通知信号激活。

9.根据权利要求1所述的半导体装置，其中，由所述电压产生电路产生并供给所述电压控制线的电压是提供给所述存储单元的存储栅极的存储栅极电压。

10.一种半导体装置，具有：

多个存储单元，各存储单元根据阈值电压的电平变化来存储数据；

电压产生电路，产生提供给所述存储单元的电压；

控制逻辑部，生成通过被定期激活来表示电源的正常供给的控制信号；以及电路，接收所述控制信号，根据所述控制信号未被定期激活来检测所述电源的瞬停，并将第1节点的电压放电，该第1节点位于被供给由所述电压产生电路产生的电压的电压控制线上。

说明书

半导体装置

技术领域

[0001] 本发明涉及非易失性半导体存储器、以及安装了中央处理装置(CPU(Central Processing Unit))和非易失性半导体存储器的微型计算机等的半导体装置，尤其涉及使用在非易失性半导体存储器内部生成的电压进行动作的半导体装置。

背景技术

[0002] 在微型计算机中设有上电复位电路和LVD(Low Voltage Detection：低电压检测)电路，以便检测微型计算机的电源的下降、断开。但是，根据不同的电源的使用、针对噪声的灵敏度的差异、配置或配线等各种原因，存在该上电复位电路和LVD电路无法检测微型计算机中所包含的非易失性半导体存储器内部的电源的状态的情况。

[0003] 在非易失性半导体存储器中，需要在内部生成各种电压，以便进行写入消除动作的控制。在内部的电源由于某种原因而瞬停的情况下，如果不能检测出该异常，将导致在被供给所生成的电压的特定的节点中残留的电荷的放电需要较长的时间。

[0004] 针对这种问题，过去曾提出了在电源断开后使残留的电荷放电的方法。

[0005] 例如，在专利文献1(日本特开2010－232848号公报)中，关于在电源断开后使残留的电荷放电的方法，记载了按照下面所述进行放电的方法。

[0006] 放电电路构成为包括放电用的多个NMOS晶体管、电位补偿用的NMOS晶体管、以及借助耦合电容将配线的电位下拉的DMOS晶体管。在电源电压断开时，利用DMOS晶体管和电位补偿用的NMOS晶体管将配线的电位下拉至负电位，放电用的多个NMOS晶体管进行动作，将配线的残留电荷下拉并放电。

[0007] 现有技术文献

[0008] 专利文献

[0009] 专利文献1：日本特开2010－232848号公报

[0010] 但是，在专利文献1的方法中，根据瞬停的状态例如电压变化量和幅度，存在难以检测出瞬停的情况，作为这些问题的对策，存在需要高精度且面积较大的电路的情况。并且，难以适用于负载容量较大的电压配线的放电，存在高电压残留的可能性。

发明内容

[0011] 发明要解决的课题

[0012] 因此，本发明的目的在于提供一种半导体装置，能够将由于电源的异常而残留的电荷确实放电。

[0013] 用于解决课题的技术方案

[0014] 根据本发明的一个实施方式提供一种半导体装置，该半导体装置具有：控制逻辑部，在电源正常工作的情况下生成被激活的控制信号；充电电路，对与第1节点连接的电容元件充电电荷，该第1节点位于被供给由电压产生电路产生的电压的电压控制线上；第1放电电路，与充电电路的电荷蓄积节点连接，在控制信号被激活时将所蓄积的电荷放电；以及第2放电电路，在电荷蓄积节点超过预定的电位时将第1节点放电。

[0015] 发明效果

[0016] 根据本发明的一个实施方式，能够将由于内部电源的异常而残留的电荷确实放电。

附图说明

[0017] 图1是安装了本发明的实施方式的非易失性半导体存储器的微型计算机的结构图。

[0018] 图2是非易失性半导体存储器的电路框图。

[0019] 图3是表示非易失性半导体存储器中所包含的存储单元MC的结构的剖视图。

[0020] 图4是表示存储单元MC的电气等效电路的图。

[0021] 图5是表示内存块MB的结构及其外围电路的结构的图。

[0022] 图6是表示电源瞬停检测/高电压放电电路及复位请求电路的结构的图。

[0023] 图7是第1实施方式的在写入时没有内部电源的瞬停的通常的时序图。

[0024] 图8是第1实施方式的在写入过程中产生内部电源的瞬停时的时序图。

[0025] 图9是在现有技术中的写入时没有内部电源的瞬停的通常的时序图。

[0026] 图10是在现有技术中的写入时产生了内部电源的瞬停时的时序图。

[0027] 图11是表示充电电路的变形例的图。

[0028] 图12是表示第2实施方式的放电控制部的结构的图。

[0029] 图13是第2实施方式的在写入时产生了内部电源的瞬停时的时序图。

具体实施方式

[0030] 下面，使用附图说明本发明的实施方式。

[0031] [第1实施方式]

[0032] (微型计算机)

[0033] 图1是安装了本发明的实施方式的非易失性半导体存储器的微型计算机的结构图。

[0034] 微型计算机51具有：外围电路52；振荡电路53，生成基准时钟clk0；分频电路54，将由振荡电路53生成的基准时钟clk0进行分频；总线控制器56，控制沿总线72传递的信号的传输；RAM(Random Access Memory：随机存取存储器)57；CPU58；以及控制微型计算机51整体的动作的系统控制器71。另外，微型计算机51具有：非易失性半导体存储器55；非易失性半导体存储器控制器59，按照CPU58的指示控制向非易失性半导体存储器的写入；以及输入输出端口60，向外部输出信号，并且接收来自外部的信号。

[0035] 非易失性半导体存储器55在检测出非易失性半导体存储器55内的电源的瞬停时，向系统控制器71输出被激活的控制信号voltdown。系统控制器71在从非易失性半导体存储器55接收到被激活的控制信号voltdown时，向微型计算机51的各构成要素发送复位信号RST，使进行初始化处理。

[0036] (非易失性半导体存储器)

[0037] 图2是非易失性半导体存储器的电路框图。

[0038] 在图2中，该非易失性半导体存储器55具有：内存空间10，配置有多个存储单元MC；地址缓冲器12，生成用于指定该内存空间10的存储单元MC的地址；以及X解码器14和Y解码器16，按照来自地址缓冲器12的内部地址，选择内存空间10的被指定地址的存储单元。

[0039] 内存空间10被分割为多个内存块MB，各内存块MB包括多个存储单元MC。内存块MB中所包含的存储单元MC具有图3和图4所示的结构。在内存块MB中，对应各存储单元行配置控制栅极线CG和存储栅极线MG，并且对应各存储单元行配置源极线SL。对应各存储单元列配置共用的位线BL。对应各存储单元列配置对于多个内存块MB共用的全局位线GBL。各信号线的选择状态的电压电平根据动作模式而不同。

[0040] 在向该非易失性半导体存储器55进行存取时(消除、写入及读出时)，地址缓冲器12按照所提供的地址AD生成内部地址。X解码器14按照来自该地址缓冲器12的内部地址信号，将内存空间10的存储单元行驱动为选择状态。

[0041] 该非易失性半导体存储器55还具有选择内存空间10的存储单元列(全局位线GBL)的Y栅极18。该Y栅极18按照来自Y解码器16的列选择信号，选择与内存空间10的被指定地址的列对应的全局位线GBL。在消除动作模式时，Y栅极18被维持为非导通状态。

[0042] 该非易失性半导体存储器55还具有：控制逻辑部20，控制内部动作；写入驱动器22，在写入动作时生成内部写入数据Dm；读出放大器24，在读出动作时按照存储单元数据(位线电流)Qm，生成内部读出数据QI；以及I/O缓冲器26，进行与外部之间的数据的输入输出。

[0043] 控制逻辑部20例如由序列控制器构成，按照来自该非易失性半导体存储器55的外部的指定动作模式的命令CMD，进行所指定的动作模式的执行所需要的内部动作控制。例如，控制逻辑部20在被输入了命令CMD的一种即复位信号RST的情况下，将非易失性半导体存储器55内的各构成要素初始化。并且，控制逻辑部20从非易失性半导体存储器55的外部接收基准时钟clk0，并生成内部时钟clk。

[0044] 另外，控制逻辑部20包括复位请求电路41。复位请求电路41在检测出内部的电源的瞬停时，向系统控制器71输出用于请求微型计算机51整体的复位的控制信号voltdown。

[0045] 另外，控制逻辑部20还包括放电控制部44。放电控制部44按照内部时钟clk，生成用于控制放电的控制信号live_pulse，并供给电源瞬停检测/高电压放电电路40。

[0046] 写入驱动器22根据来自控制逻辑部20的内部写入数据WDI，生成针对存储单元MC的写入数据Dm。来自写入驱动器22的写入数据Dm通过Y栅极18被输出给选择列的位线BL。在根据针对该存储单元MC的写入数据Dm将存储单元MC设定为写入状态(程序状态)的情况下，选择列的位线BL例如被设定为接地电压电平，并被写入数据“0”。针对被维持为消除状态的存储单元MC的位线BL，被设定为与所选择的存储栅极线MG大致相同的电压电平。

[0047] 读出放大器24按照来自控制逻辑部20的读出控制信号φS，检测在通过Y栅极18而选择的存储单元列(位线BL)中流过的电流(单元数据)Qm，按照检测结果生成内部读出数据QI。I/O缓冲器26在读出动作时按照来自读出放大器24的内部读出数据QI生成外部读出数据DQ，在写入动作时按照来自外部的写入数据DQ生成内部写入数据DI，并输出给控制逻辑部20。

[0048] 该非易失性半导体存储器55还具有：内部电压产生电路30，按照各动作模式产生所需要的内部电压；电压电平检测电路32，检测内部电压产生电路30生成的内部电压的电平。

[0049] 内部电压产生电路30具有VDD产生电路91、Vmg产生电路92、Vsl产生电路93、Vbl产生电路94、和Vcg产生电路95。

[0050] 内部电压产生电路30从非易失性半导体存储器55外部的电源电压VCC生成内部的基准电压VDD、向位线BL传递的位线电压Vbl、输出给控制栅极线CG的控制栅极电压Vcg、输出给存储栅极线MG的存储栅极电压Vmg、以及输出给源极线SL的源极线电压Vsl等在非易失性半导体存储器55内使用的内部电压。当在非易失性半导体存储器55内部供给的电源瞬停的情况下，基准电压VDD、位线电压Vbl、控制栅极电压Vcg、存储栅极电压Vmg、源极线电压Vsl不稳定。并且，在该示例中，基准电压VDD在非易失性半导体存储器55内的各种电路尤其是控制逻辑部20中被用作所谓电源。因此，如果基准电压VDD不稳定，由根据该基准电压VDD而进行动作的非易失性半导体存储器55内部的各构成要素生成的信号、以及时钟clk不稳定。

[0051] 该内部电压产生电路30按照来自控制逻辑部20的控制信号CTL生成内部电压。作为具体的一例，在控制信号CTL的一种即控制信号vmg_on被激活为“H”电平时，使存储栅极电压Vmg升压。存储栅极电压Vmg在写入时被升压至高电压(例如10V以上)。存储栅极电压Vmg通过电压控制线MMG被输出给X解码器14。当在非易失性半导体存储器55内部供给的电源由于某种原因而产生了瞬停时，有时处于所选择的存储栅极线MG和电压控制线MMG被施加高电压的状态、即在配线中蓄积了相当的电荷的状态。为了避免这种状态，需要检测包括非易失性半导体存储器55内部的电源的瞬停在内的异常、将高电压放电的电路。担负这种作用的是电源瞬停检测/高电压放电电路40。关于电源瞬停检测/高电压放电电路40的结构和动作在后面进行说明。

[0052] 电压电平检测电路32按照各动作模式，根据来自控制逻辑部20的电压电平指定信号LV调整由内部电压产生电路30生成的内部电压电平。即，电压电平检测电路32按照电压电平指定信号LV设定检测电压电平，检测由内部电压产生电路30生成的内部电压的电压电平是否达到所指定的电压电平，并按照其检测结果控制内部电压产生电路30的内部电压产生动作。

[0053] (存储单元的结构)

[0054] 图3是表示非易失性半导体存储器中所包含的存储单元MC的结构的剖视图。该存储单元MC根据阈值电压的电平变化来存储数据。

[0055] 在图3中，存储单元MC包括：杂质区域2、3，在半导体基板区域1上隔开间隔而形成；控制栅极5，以与杂质区域2的一部分重合的方式，隔着栅极绝缘膜4形成于半导体基板区域
1表面；绝缘膜7，形成于控制栅极5的侧壁及半导体基板区域1表面上；以及存储栅极6，形成于该绝缘膜7上。

[0056] 杂质区域2、3分别与位线BL及源极线SL结合。控制栅极5及存储栅极6分别与控制栅极线CG及存储栅极线MG结合。存储栅极6使用与控制栅极5的侧阱垫片(side wall spacer)相同的方法形成。即，在控制栅极5上堆积例如多晶硅膜，通过蚀刻对该多晶硅膜进行图案加工。存储栅极长度能够根据该多晶硅膜的膜厚进行调整。因此，在设有控制栅极5及存储栅极6这两个栅极的结构中，也能够使存储栅极6比控制栅极5足够短，能够充分抑制存储单元尺寸的增加。

[0057] 绝缘膜7具有底层氧化膜(O膜)7a和氮化膜(N膜)7b和顶层氧化膜(O膜)7c的层叠构造。在氮化膜7b中蓄积电荷，根据该蓄积电荷量存储数据(信息)。在该存储单元MC中，由控制栅极5、杂质区域2和半导体基板区域1形成选择晶体管ST，由存储栅极6、杂质区域3和半导体基板区域1形成存储晶体管MT。

[0058] (存储单元MC的等效电路)

[0059] 图4是表示存储单元MC的电气等效电路的图。

[0060] 如图4所示，选择晶体管ST和存储晶体管MT串联连接于位线BL和源极线SL之间。该存储单元MC的数据的写入(程序)、消除、读出及保存是按照以下所述进行的。

[0061] 在写入动作时，通过源极线SL向杂质区域3提供正电压，通过存储栅极线MG向存储栅极6施加比源极线SL的电压高的存储栅极电压Vmg。通过控制栅极线CG向控制栅极5提供比选择晶体管ST的阈值电压稍高的电压。位线BL被提供与半导体基板区域1相同的例如接地电压电平的位线写入电压。

[0062] 在该状态下，在存储晶体管MT中，在绝缘膜7的下部形成有沟道，电流从源极线SL朝向位线BL而流过。选择晶体管ST的控制栅极5的电压被设定为比其阈值电压稍高的电压电平，处于较弱的导通状态。因此，即使在控制栅极5下部形成有沟道，其沟道阻力也比较高。因此，在存储晶体管MT和选择晶体管ST的边界附近产生较强的电场，在存储晶体管MT的沟道电流中产生较多的热电子。该热电子被注入到存储栅极6下部的绝缘膜7(氮化膜7b)并陷入其中。该写入(程序)状态是存储晶体管MT的阈值电压较高的状态，通常对应于存储数据“0”的状态。

[0063] 在消除动作时，通过存储栅极线MG向存储栅极6提供负电压。通过源极线SL向杂质区域3提供正电压。控制栅极线CG、位线BL及半导体基板区域1被设定为相同电压，选择晶体管ST处于截止状态。在该状态下，在与存储栅极6的源极线SL连接的杂质区域3端部和存储栅极6重合的区域中产生较强的反转，产生带间隧道效应，从而生成空穴。该产生的空穴(热空穴)借助存储栅极6的负偏置而加速，并注入到存储栅极6下部的绝缘膜7(氮化膜7b)中。该注入的空穴与先前写入时所注入的电子相结合，氮化膜7b被实施电气中和，存储晶体管MT的阈值电压下降。该消除状态是存储晶体管MT的阈值电压较低的状态，通常对应于存储数据“1”的状态。

[0064] 在读出数据时，通过控制栅极线CG向控制栅极5施加正的电压，在控制栅极5正下方的半导体基板区域1的表面形成沟道。通过存储栅极线MG向存储栅极6施加位于消除状态和写入状态各自的阈值电压之间的正的电压。根据在绝缘膜7中蓄积的电荷量有选择地在存储栅极6下部的半导体基板区域1表面形成沟道。检测在该位线BL和源极线SL之间通过存储单元而流动的电流量，由此进行存储单元MC的存储数据的读出。

[0065] 在保存状态下(待机状态下)，数据作为被注入到存储栅极6下部的绝缘膜7的电荷(电子或者空穴)而被保存。在该绝缘膜(氮化膜7b)中的电荷的移动较小或者迟缓。由此，在存储栅极6未被施加电压的状态下，电荷被保持在绝缘膜7即氮化膜7b中。

[0066] (内存块)

[0067] 图5是表示内存块MB的结构及其外围电路的结构的图。内存块MB实际上包括多个存储单元MC，但在图5中为了附图的简化而示出了2行4列的8个存储单元MC。

[0068] 存储单元MC如图3和图4所示由选择晶体管ST及存储晶体管MT的串联体构成。针对沿X方向排列的四个存储单元MC的选择晶体管ST设有共用的控制栅极线CG，并且针对沿X方向排列的四个存储单元MC的存储晶体管MT设有共用的存储栅极线MG。

[0069] 针对沿Y方向排列的两个存储单元MC设有共用的位线BL。位线BL通过位线触点BCT与对应的列的存储单元MC的选择晶体管ST连接。并且，各位线BL与对应的列的全局位线GBL连接。针对被排列2行的8个存储单元MC设有共用的源极线SL。

[0070] 针对各控制栅极线CG设有控制栅极驱动电路CGD，针对源极线SL设有源极线驱动电路SLD，针对各存储栅极线MG设有存储栅极驱动电路MGD。控制栅极驱动电路CGD设定对应的控制栅极线CG的电压电平。源极线驱动电路SLD设定对应的源极线SL的电压电平。存储栅极驱动电路MGD与电压控制线MMG连接，将电压控制线MMG的电压供给根据未图示的地址信号而选择的对应的存储栅极线MG并设定电压电平。控制栅极驱动电路CGD、源极线驱动电路SLD及存储栅极驱动电路MGD包含在图2所示的X解码器14中。

[0071] 针对4条位线BL设有位线外围电路34。位线外围电路34通过位线BL进行数据的改写、读出。位线外围电路34包括全局位线GBL、Y解码器16、Y栅极18、读出放大器24和写入驱动器22。

[0072] (电源瞬停检测/高电压放电电路、复位请求电路)

[0073] 图6是表示电源瞬停检测/高电压放电电路及复位请求电路的结构的图。

[0074] 电源瞬停检测/高电压放电电路40具有充电电路83、第1放电电路82和第2放电电路84。

[0075] 充电电路83与用于传送存储栅极电压Vmg的电压控制线MMG的节点ND1连接。充电电路83具有：节点ND2；NMOS晶体管N3，作为设置于节点ND1和节点ND2之间的负载发挥作用；电容元件CP，设置于节点ND2和大地之间。

[0076] NMOS晶体管N3被实施二极管连接。充电电路83能够按照R×C的时间常数来蓄积电荷。在此，C表示电容元件CP的电容值，R表示NMOS晶体管N3的负载阻值。

[0077] 经由电容元件CP而蓄积的电压即节点ND2的电压vmg_charge，能够通过将第1放电电路82激活而放电。NMOS晶体管N3的电阻较高，因而在经由第1放电电路82进行放电时，节点ND1的电压不下降。

[0078] 第1放电电路82具有设置于节点ND2和大地之间的NMOS晶体管N1。NMOS晶体管N1的栅极被输入控制信号live_pulse。在控制信号live_pulse被激活为“H”电平时，NMOS晶体管N1导通。由此，节点ND2和大地相连接，节点ND2的电压vmg_charge被放电。

[0079] 第2放电电路84具有设置于节点ND1和大地之间的NMOS晶体管N2。NMOS晶体管N2的栅极与节点ND2及复位请求电路41连接。在节点ND2的电压vmg_charge超过阈值电压TH(约1V)时，NMOS晶体管N2导通。由此，节点ND1和大地相连接，节点ND1的存储栅极电压Vmg直接向大地放电(释放)。

[0080] 关于上述晶体管及电容元件的特性，例如设电容元件CP的C约为5μF，设晶体管N1的L约为1μm、W约为10μ，设晶体管N2的L约为1μm、W约为20μ，设晶体管N3的L约为200μm、W约为1μ。其中，C表示电容元件的电容值，L表示晶体管的栅极长度，W表示晶体管的栅极宽度。

[0081] 控制逻辑部20中所包含的复位请求电路41具有：前段的变换器IV1，由PMOS晶体管P4和NMOS晶体管N4构成；后段的变换器IV2，由PMOS晶体管P5和NMOS晶体管N5构成。变换器IV1的输入端与节点ND2连接。变换器IV2输出用于请求微型计算机51整体的复位的控制信号voltdown。变换器IV1和变换器IV2的阈值电压与NMOS晶体管N2的阈值电压TH相同。

[0082] 根据这种结构，在节点ND2的电压超过阈值电压TH时，复位请求电路41将控制信号voltdown激活为“H”电平。

[0083] (没有内部电源的瞬停时的动作)

[0084] 图7是第1实施方式的在写入时没有内部电源的瞬停的通常的时序图。

[0085] 参照图7，在被输入写入命令后，通过控制逻辑部20与时钟clk同步地将控制信号vmg_on激活为“H”电平，通过内部电压产生电路30将存储栅极电压Vmg升压。由此，电压控制线MMG(未图示)和所选择的存储栅极线MG的电压也增加。在存储栅极电压Vmg增加后，在充电电路83的电容元件CP中蓄积电荷，节点ND2的电压vmg_charge以比存储栅极电压Vmg增加的速度低的速度增加。

[0086] 另一方面，在控制信号vmg_on被激活为“H”电平时，控制逻辑部20的放电控制部44按照将内部时钟clk进行2分频的周期、以单触发脉冲将控制信号live_pulse激活为“H”电平。

[0087] 在控制信号live_pulse达到“H”电平时，第1放电电路82的NMOS晶体管N1导通，将节点ND2的电压vmg_charge放电。然后，在控制信号live_pulse恢复为“L”电平时，第1放电电路82的NMOS晶体管N1截止，节点ND2的电压vmg_charge再次增加，然后在控制信号live_pulse达到“H”电平时，增加后的节点ND2的电压vmg_charge再次被放电。

[0088] 反复以上的动作，在写入结束后，通过控制逻辑部20与时钟clk同步地将控制信号vmg_on非激活为“L”电平，通过内部电压产生电路30将存储栅极电压Vmg降压。由此，电压控制线MMG和所选择的存储栅极线MG的电压也减少。在存储栅极电压Vmg达到接地电平后，在充电电路83的电容元件CP中不蓄积电荷，节点ND2的电压vmg_charge也下降至接地电平。

[0089] 如图7所示，当在不产生内部的电源的瞬停的状态下、通过第1放电电路82将在充电电路83被充电后的电压周期性地放电至接地电平的情况下，第2放电电路84不进行动作，存储栅极电压Vmg经由电压控制线MMG被施加给所选择的存储栅极线MG，并被用于正常的改写中。

[0090] (存在内部的电源的瞬停时的动作)

[0091] 图8是第1实施方式的在写入过程中产生内部电源的瞬停时的时序图。

[0092] 在内部的电源瞬停的情况下，基准电压VDD、时钟clk、控制信号vmg_on、存储栅极电压Vmg、电压控制线MMG(未图示)的电压、所选择的存储栅极线MG的电压、控制信号voltdown不稳定。

[0093] 由于时钟clk不稳定，控制信号live_pulse不会被定期地以单触发脉冲被激活。因此，节点ND2的电压vmg_charge持续上升，而不会通过第1放电电路82被放电。

[0094] 在节点ND2的电压vmg_charge超过阈值电压TH时，第2放电电路84的NMOS晶体管N2导通，存储栅极电压Vmg被放电至接地电平。由此，电压控制线MMG以及所选择的存储栅极线MG的电压也减小至接地电平。

[0095] 并且，在节点ND2的电压vmg_charge超过阈值电压TH时，通过复位请求电路41将控制信号voltdown激活至“H”电平。接收到“H”电平的控制信号voltdown的系统控制器71将微型计算机51整体复位。

[0096] (参考)

[0097] 下面，说明不具有电源瞬停检测/高电压放电电路40的现行例的动作。

[0098] 图9是在现有技术中的写入时没有内部电源的瞬停的通常的时序图。

[0099] 在没有内部电源的瞬停的情况下，存储栅极电压Vmg根据控制信号vmg_on的激活、不激活而增加、减少，因而存储栅极电压Vmg不会被维持高电压状态。

[0100] 图10是在现有技术中的写入时产生了内部电源的瞬停时的时序图。

[0101] 在产生了内部电源的瞬停的情况下，基准电压VDD、时钟clk、控制信号vmg_on不稳定。其结果是，存储栅极电压Vmg以及所选择的存储栅极线MG的电压也不稳定，存在维持高电压状态的可能性。

[0102] 如上所述，根据本实施方式，基于第2放电电路84的放电实质上是根据需要放电的存储栅极电压Vmg自身而进行的，因而即使是其它的电源电压下降时，也能够没有问题地使存储栅极电压Vmg下降。因此，能够防止由于在存储单元中进行错误的改写、或长时间施加高电压而对晶体管的可靠性形成的不良影响。

[0103] 另外，即使是控制微型计算机整体的系统控制器71不能检测出的非易失性半导体存储器55内部的电源瞬停，由于将该内部电源的瞬停通知系统控制器，因而能够在系统控制器侧将微型计算机整体复位，能够使非易失性半导体存储器内部的电源的瞬停的影响不会对微型计算机内的其它构成要素形成不良影响。

[0104] 另外，在本实施方式中，控制逻辑部20按照将内部时钟clk进行2分频的周期、以单触发脉冲将控制信号live_pulse激活为“H”电平，但不限于此。例如，也可以是，考虑用于生成控制信号live_pulse的电路的电源和非易失性半导体存储器55内的电源的关系，从控制半导体装置整体的系统控制器内的序列器接收这种周期性地激活的控制信号live_pulse。

[0105] 另外，也可以不按照图6所示的那样充电电路83包括NMOS晶体管N3，而是如图11所示的那样充电电路85包括电阻元件R。

[0106] [第2实施方式]

[0107] 在第1实施方式中，使用周期性的单触发脉冲作为控制信号live_pulse，然而只要提供给第1放电电路82的控制信号live_pulse是如果未产生内部电源的瞬停就被激活为“H”电平、而在产生了内部电源的瞬停时被非激活为“L”电平的信号，则可以是任何信号。在本实施方式中，说明电平这样变化的控制信号live_pulse的另一例。

[0108] (放电控制部)

[0109] 图12是表示第2实施方式的放电控制部44的结构的图。

[0110] 如图12所示，该放电控制部44具有多个触发器61_1～61_N、和输出多个触发器61_1～61_N的输出的逻辑积的逻辑积电路62。构成触发器61_1～61_N中的至少一个触发器的MOS晶体管的尺寸(栅极长度及栅极宽度)，与构成其它触发器的MOS晶体管的尺寸不同。或者，也可以是，针对每个触发器由不同尺寸的MOS晶体管构成。

[0111] 在图12的示例中，多个触发器的电源是基准电压VDD。

[0112] 在改写前，控制触发器61_1～61_N的输入即datah信号和set信号，存储“H”电平并进行输出，由此将控制信号live_pulse设为“H”电平。在多个触发器61_1～61_N的输出全部是“H”电平的情况下，控制信号live_pulse达到“H”电平。

[0113] 在改写结束后，控制触发器61_1～61_N的输入即datah信号和set信号，对触发器61_1～61_N存储“L”电平并进行输出，由此将控制信号live_pulse设为“L”电平。

[0114] 在改写过程中，在不产生内部的电源的瞬停的情况下，多个触发器61_1～61_N的输出维持“H”电平，因而控制信号live_pulse维持“H”电平。在控制信号live_pulse为“H”电平的期间，节点ND2的电压vmg_charge维持接地电平。

[0115] 在改写过程中，在产生了内部电源的瞬停的情况下，由于多个触发器61_1～61_N的尺寸不统一，因而多个触发器61_1～61_N中的一部分输出“H”电平，剩余部分输出“L”电平。其结果是，控制信号live_pulse达到“L”电平。在live_pulse达到“L”电平后，节点ND2的电压逐渐增加。在节点ND2的电压vmg_charge超过阈值电压TH时，与第1实施方式相同地，通过第2放电电路将节点ND1的高电压即存储栅极电压Vmg直接放电。

[0116] (动作)

[0117] 图13是第2实施方式的在写入时产生了内部电源的瞬停时的时序图。

[0118] 参照图13，在被输入写入命令后，通过控制逻辑部20与时钟clk同步地将控制信号vmg_on激活为“H”电平，通过内部电压产生电路30将存储栅极电压Vmg增加。由此，所选择的存储栅极线MG的电压也增加。

[0119] 另一方面，控制逻辑部20的放电控制部44与时钟clk同步地输出“H”电平的live_pulse，以后也维持“H”电平并持续进行输出。由此，第1放电电路82的NMOS晶体管N1导通，因而在充电电路83的电容元件CP中不蓄积电荷，节点ND2的电压vmg_charge不增加。

[0120] 在内部电压瞬停的情况下，基准电压VDD、时钟clk、控制信号vmg_on、存储栅极电压Vmg、所选择的存储栅极线MG的电压、控制信号voltdown不稳定。另一方面，从控制逻辑部20的放电控制部44输出的控制信号live_pulse不至于不稳定，而变化为“L”电平。由此，第1放电电路82的NMOS晶体管N1截止，因而在充电电路83的电容元件CP中蓄积电荷，节点ND2的电压vmg_charge持续上升。

[0121] 在节点ND2的电压vmg_charge超过阈值电压TH时，第2放电电路84的NMOS晶体管N2导通，存储栅极电压Vmg被放电至接地电平。由此，所选择的存储栅极线MG的电压也减小至接地电平。

[0122] 并且，在节点ND2的电压vmg_charge超过阈值电压TH时，通过复位请求电路41将控制信号voltdown激活至“H”电平。在被输入“H”电平的控制信号voltdown后，系统控制器71将微型计算机51整体复位。

[0123] 如上所述，根据本实施方式，与第1实施方式相同地，基于第2放电电路的放电实质上是根据存储栅极电压Vmg自身而进行的，因而即使是其它的电源电压下降时，也能够没有问题地使存储栅极电压Vmg下降。并且，根据本实施方式，与第1实施方式相同地，即使是系统控制器不能检测出的非易失性半导体存储器内部的电源瞬停，由于将非易失性半导体存储器内部的电源的瞬停通知系统控制器，因而能够在系统控制器侧将微型计算机整体复位。

[0124] 另外，放电控制电路的多个触发器中的一部分在其后段设置变换器，在这一部分的触发器中，在改写前控制datah信号和set信号并设定为“L”电平，剩余部分的触发器在改写前控制datah信号和set信号并设定为“H”电平，由此能够进一步提高内部电源的瞬停的检测精度。

[0125] 另外，在第1及第2实施方式中，根据内部电源的瞬停而将存储栅极电压Vmg放电，但不限于此。也可以是，将由内部电压产生电路30生成的其它电压即位线电压Vbl、控制栅极电压Vcg、源极线电压Vsl放电。

[0126] 另外，在第1及第2实施方式中，作为控制逻辑部20(包括放电控制部44)的电源，是采用了接受电源VCC而在内部电压产生电路30内生成的基准电压VDD，但不限于此。例如，在诸如非易失性半导体存储器55不具备基准电压VDD生成电路，而直接采用从微型计算机51的外部提供的电源VCC作为电源的情况下，作为控制逻辑部20(包括放电控制部44)的电源，必然地采用电源VCC。并且，在这种情况下，控制逻辑部20检测其电源即VCC的异常，并通过控制信号传递给电源瞬停检测/高电压放电电路40，从而实施放电动作。

[0127] 在第2实施方式中说明了多个触发器的电源是基准电压VDD，但也可以是VCC。

[0128] 在第1及第2实施方式中说明了控制逻辑部20被配置在非易失性半导体存储器55的内部，控制逻辑部20由进行该非易失性半导体存储器55的动作模式的执行所需要的内部动作控制的序列控制器构成，但也能够适用于配置在非易失性半导体存储器控制器59内的情况。

[0129] 此次公开的实施方式在所有方面都仅是示例，不能理解为限制性方式。本发明的范围不是通过上述说明而是通过权利要求书来公开，包括与权利要求均等的意义及范围内的所有变更。

[0130] 标号说明

[0131] 1半导体基板区域；2、3杂质区域；4栅极绝缘膜；5控制栅极；7绝缘膜；7a底层氧化膜；7b氮化膜；7c顶层氧化膜；10内存空间；12地址缓冲器；14X解码器；16Y解码器；18Y栅极；20控制逻辑部；22写入驱动器；24读出放大器；26I/O缓冲器；30内部电压产生电路；32电压电平检测电路；34位线外围电路；40电源瞬停检测/高电压放电电路；41复位请求电路；44放电控制电路；51微型计算机；52外围电路；53振荡电路；54分频电路；55非易失性半导体存储器；56总线控制器；57RAM；58CPU；59非易失性半导体存储器控制器；60输入输出端口；61_1～61_N触发器；62逻辑积电路；71系统控制器；72总线；82第1放电电路；83、85充电电路；84第2放电电路；BCT位线触点；BL位线；CG控制栅极线；CGD控制栅极驱动电路；MB内存块；MC存储单元；MG存储栅极线；MMG电压控制线；MGD存储栅极驱动电路；MT存储晶体管；GBL全局位线；SL源极线；SLD源极线驱动电路；ST选择晶体管；IV1、IV2变换器；N1、N2、N3、N4、N5NMOS晶体管；P4、P5PMOS晶体管；CP电容元件；R电阻元件。