一种硅微谐振式加速度计电路控制系统

摘要

本发明公开了一种硅微谐振式加速度计电路控制系统，包括两个对称的电路控制系统，分别用于控制上谐振器和下谐振器，其中，每个电路控制系统包括：前置读取电路、滤波放大电路、二次放大电路、峰值检波电路、模数转换电路、PID控制器、数模转换电路、比较电路、全数字锁相环、驱动电路、晶振电路、温度传感器电路、温度补偿模块和通信接口模块。电路控制环路中温度补偿措施克服了器件温度漂移因素的影响，环路峰值信号的采集降低了系统采样频率和系统时钟频率，进而降低了系统设计的难度。模拟和数字相结合的控制方法，使得本系统可以直接与PC相连，实现对加速度计的实时监测和实时修改FPGA内部控制参数，提高了系统的集成度。

权利要求

1.一种硅微谐振式加速度计电路控制系统，其特征在于，包括两个对称的电路控制环路，分别用于控制上谐振器和下谐振器，其中，每个电路控制环路包括：前端读取电路(201)，与上谐振器或下谐振器相连，用于将上谐振器或下谐振器的检测梳齿(106)产生的微弱电容检测信号转化为微弱电压检测信号；

滤波放大电路(202)，与所述前端读取电路串联，用于对微弱电压检测信号进行滤波放大；

二次放大电路，与所述滤波放大电路串联，用于将所述经滤波放大的微弱电压检测信号转化为纯净的幅值合适的电压检测信号；

峰值检波电路(203)，与所述二次放大电路连接，用于测量电压检测信号的幅度信息；

模数转换电路，与所述峰值检波电路连接，用于将电压检测信号的幅度信息转化为数字信息输入到FPGA芯片上的PID控制器(205)中；

PID控制器(205)，位于FPGA芯片上，用于对所述电压检测信号的幅度与基准幅值的偏差信号的控制；

数模转换电路，与所述PID控制器连接，用于将PID的输出信号转化为模拟量传递给驱动电路，作为驱动电路的直流量；

比较电路，与所述二次放大电路连接，用于将电压检测信号转化为方波信号；

全数字锁相环(204)，位于FPGA芯片上，与所述比较电路连接，用于测量电压检测信号与驱动信号的相位信息，所述全数字锁相环(204)鉴相后输出的方波信号直接传递给驱动电路(206)作为驱动电路的交流量；

驱动电路(206)，与所述数模转换电路和全数字锁相环(204)连接，所述驱动电路输出的两路相位相反幅度相同的交直流耦合信号施加到上谐振器或下谐振器的驱动梳齿上，形成闭环驱动；

晶振电路(211)，为FPGA芯片提供全局时钟，FPGA芯片中的高频载波模块(212)对全局时钟分频为谐振器提供调制载波；

温度传感器电路，与FPGA芯片连接，用于检测硅微谐振式加速度计的系统温度；

温度补偿模块，位于FPGA芯片上，与所述温度传感器电路的输出端连接，根据外界温度变化来补偿硅微谐振式加速度计的性能特性；

通信接口模块(209)，所述通信接口模块(209)通过RS232串口通信协议与上位机通信，实现对系统的实时监控与检测。

2.根据权利要求1所述的硅微谐振式加速度计电路控制系统，其特征在于：所述上谐振器和下谐振器的电容检测信号采用高频载波调制方法测量，高频载波信号加载到与谐振器质量块相连的谐振梁上。

3.根据权利要求1所述的硅微谐振式加速度计电路控制系统，其特征在于，所述前端读取电路(201)采用环形二极管差分电容检测电路。

4.根据权利要求1所述的硅微谐振式加速度计电路控制系统，其特征在于，所述滤波放大电路(202)由低通滤波器和差分放大电路串联构成，其中低通滤波器采用电阻电容构成的无源低通滤波器，差分放大电路采用仪表放大器。

5.根据权利要求1所述的硅微谐振式加速度计电路控制系统，其特征在于，所述全数字锁相环(204)包括数字鉴相器(401)、数字环路滤波器(402)、数控振荡器(403)和分频器(404)，其中，数字鉴相器(401)与数字环路滤波器(402)顺次相连，数字环路滤波器(402)与数控振荡器(403)顺次相连，数控振荡器(403)与分频器(404)顺次相连，分频器(404)与数字鉴相器(401)顺次相连，所述的数字鉴相器(401)采用异或鉴相器，数字环路滤波器(402)为K变模可逆计数器，数控振荡器(403)为ID增减计数器。

6.根据权利要求1所述的硅微谐振式加速度计电路控制系统，其特征在于，所述驱动电路包括第一反相器(801)、第二反相器(802)、第一加法器(803)和第二加法器(804)，其中第一反相器(801)分别与第一加法器(804)和第二反相器(802)顺次相连，第二反相器(802)与第二加法器(803)顺次相连。

说明书

一种硅微谐振式加速度计电路控制系统

技术领域

[0001] 本发明涉及一种微机械谐振式惯性器件的控制系统，具体地涉及一种硅微谐振式加速度计电路控制系统。

背景技术

[0002] 硅微加速度计是一种利用MEMS加工工艺制造的惯性传感器，与其他加速度相比，其易于ASIC集成，可批量生产，具有体积小、质量轻、低耗能、成本低、可靠性和稳定性好等优点，在军事和民用领域有着十分重要的应用价值，是世界各国争相研究的高技术课题。目前微机械加速度计的研究方向主要集中于高分辨率、多轴集成和数字化输出三个方面，有压阻式、电容式、压电式、热对流式、谐振式和隧道电流式等多种形式。

[0003] 硅微谐振式加速度计是一种具有潜在高精度特性的微型加速度计。与电容检测式加速度计不同，硅微谐振式加速度计主要利用谐振原理，通过检测谐振器谐振频率的变化来达到测量加速度的目的，其具有很高的灵敏度和分辨率，抗干扰能力强，输出信号能直接进入数字系统，易于进行信号处理。

[0004] 传统的硅微谐振式加速度计控制电路主要通过纯模拟电路实现。2002年，美国Draper实验室设计了硅微谐振式加速度计，提出采用梳齿式静电驱动和电容检测的方式。目前这种驱动和检测方式通过模拟电路成功实现，并取得一定性能。但是在模拟电路中需要额外的频率测量装置且模拟电路很难与广泛存在的数字接口匹配，使的模拟控制的硅微谐振式加速度计的应用范围有限。除此之外，模拟电路易受外界电场、磁场、温度等因素影响，以致硅微谐振式加速度计的性能难以进一步提高。

发明内容

[0005] 发明目的：为解决现有技术中存在的技术问题，本发明提出一种硅微谐振式加速度计电路控制系统，解决了对加速度计的控制与检测，满足系统与计算机的通信，提高了电路的集成度。

[0006] 技术方案：为实现上述技术目的，本发明提出一种硅微谐振式加速度计电路控制系统，包括两个对称的电路控制系统，分别用于控制上谐振器和下谐振器，其中，每个电路控制系统包括：

[0007] 前端读取电路，与上谐振器或下谐振器相连，用于将上谐振器或下谐振器的检测梳齿产生的微弱电容检测信号转化为微弱电压检测信号；

[0008] 滤波放大电路，与所述前端读取电路串联，用于对微弱电压检测信号进行滤波放大；

[0009] 二次放大电路，与所述滤波放大电路串联，用于将所述经滤波放大的微弱电压检测信号转化为纯净的幅度合适的电压检测信号；

[0010] 峰值检波电路，与所述二次放大电路连接，用于测量电压检测信号的幅度信息；

[0011] 模数转换电路，与所述峰值检波电路连接，用于将电压检测信号的幅度信息转化为数字信息输入到FPGA芯片上的PID控制器中；

[0012] PID控制器，位于FPGA芯片上，用于对所述电压检测信号的幅度与基准幅值的偏差信号的控制；

[0013] 数模转换电路，与所述PID控制器连接，将PID的输出信号转换为模拟量传递给驱动电路，作为驱动电路的直流量；

[0014] 比较电路，与所述二次放大电路连接，用于将电压检测信号转化为方波信号；

[0015] 全数字锁相环，位于FPGA芯片上，与所述比较电路连接，用于测量电压检测信号和驱动信号的相位信息，所述全数字锁相环鉴相后输出的方波信号直接传递给驱动电路，作为驱动电路的交流量；

[0016] 驱动电路，与所述数模转换电路和全数字锁相环连接，实现直流量和交流量的耦合，驱动电路输出的两路相位相反幅度相同的交直流耦合信号施加到上谐振器或下谐振器的驱动梳齿上，形成闭环驱动；

[0017] 晶振电路，为FPGA芯片提供全局时钟，FPGA芯片中的高频载波模块对全局时钟分频为谐振器提供调制载波；

[0018] 温度传感器电路，与FPGA芯片连接，用于检测硅微谐振式加速度计的系统温度；

[0019] 温度补偿模块，位于FPGA芯片上，与所述温度传感器电路的输出端连接，根据外界温度变化来补偿硅微谐振式加速度计的性能特性；

[0020] 具体地，所述前端读取电路采用环形二极管差分电容检测电路。

[0021] 所述滤波放大电路由低通滤波器和差分放大电路串联构成，其中低通滤波器采用电阻电容构成的无源低通滤波器，差分放大电路采用仪表放大器。

[0022] 所述全数字锁相环包括数字鉴相器、数字环路滤波器、数控振荡器和分频器，其中，数字鉴相器采用异或鉴相器，数字环路滤波器为K变模可逆计数器，数控振荡器为ID计数器。

[0023] 所述驱动电路包括第一反相器、第二反相器、第一加法器和第二加法器。

[0024] 所述硅微谐振式加速度计电路控制系统还包括一个通信接口模块，所述通信接口模块通过RS232串口通信协议与上位机通信实现对系统的实时监控与检测。

[0025] 所述硅微谐振式加速度计电路控制系统的信号传递流程为：驱动信号加载到对应谐振器的驱动梳齿上，检测梳齿产生的微弱电容检测信号连接到前端读取电路，从而将微弱电容检测信号转换为微弱电压检测信号。微弱电压检测信号经滤波放大后输出纯净的幅度合适的电压检测信号，将输出的电压检测信号分为两路：一路经峰值检波器检测电压检测信号的幅度信息，并经模数转换器转换为数字信号输入FPGA芯片中；另一路经比较器输入到FPGA芯片中的全数字锁相环模块，通过全数字锁相环测量驱动信号与电压检测信号的相位信息。在FPGA芯片中幅度直流量与设定的基准值作差，对偏差信号进行PID控制，PID控制的输出经数模转换电路传递给驱动电路，作为驱动电路中的直流量。FPGA芯片中的全数字锁相环鉴相后输出的方波信号直接传递给驱动电路，作为驱动电路中的交流量。驱动电路输出的两路相位相反幅度相同的交直流耦合信号施加到谐振器的驱动梳齿上，形成闭环驱动。

[0026] 作为一种改进，FPGA中的高频载波模块通过对全局时钟信号分频处理来为硅微谐振式加速度计提供载波调制信号。

[0027] 有益效果：与现有技术相比，本发明具有如下技术效果：

[0028] (1)本发明采用高频载波调制检测电容信号，将待检测的电容检测信号的频谱搬移到干扰小的高频段上，隔离了驱动耦合信号，增强了微弱电容信号的检测能力。

[0029] (2)本发明采用方波信号作为驱动信号，简化了驱动电路的设计，降低了FPGA的资源的消耗，降低了系统设计的难度

[0030] (3)本发明的模数转换器是对直流量幅度信号的采集，降低了系统的采样频率和系统时钟频率，温度传感器电路能够监测外界温度变化，FPGA内部的温度补偿算法可以降低温度对系统性能的影响。

[0031] (4)本发明中全数字锁相环能够锁定驱动信号与电压检测信号的相位，当环路锁定时，驱动信号的频率刚好位于谐振器的谐振频率。

[0032] (5)本发明在FPGA中设置通信接口，方便系统与外界的通信，实现对系统的实时监测与控制。

附图说明

[0033] 图1为本发明的硅微谐振式加速度计的结构示意图；

[0034] 图2为本发明的上谐振器电路控制系统的结构示意图；

[0035] 图3为本发明的下谐振器电路控制系统的结构示意图；

[0036] 图4为本发明的全数字锁相环实现示意图；

[0037] 图5为本发明的全数字锁相环相位锁定时时序图；

[0038] 图6为本发明的PID控制算法原理图；

[0039] 图7为本发明对应的峰值检波电路图；

[0040] 图8为本发明的电路控制系统驱动电路图；

[0041] 图9为本发明高频载波信号的加载方式及前端读取电路与滤波放大电路的电路图。

具体实施方式

[0042] 下面结合附图和具体实施例，近一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明了后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。

[0043] 如图1所示，本发明所适用的硅微谐振式加速度机械机构包括质量块101、杠杆放大机构102和谐振器，该谐振器分为上下对称的上谐振器103、下谐振器104组成，每个谐振器又包括驱动梳齿105和检测梳齿106等组成。

[0044] 如图2、图3分别为上谐振器和下谐振器的电路控制系统。每个电路控制系统包括前端读取电路201、滤波放大电路202、二次放大电路、峰值检波电路203、模数转换电路、PID控制器205、数模转换电路、比较电路、全数字锁相环204、温度传感器电路210、晶振电路211、高频载波模块212、温度补偿模块208、通信接口模块209和驱动电路206。其中，上谐振器或下谐振器的输出信号分别与前端读取电路201相连，前端读取电路201、滤波放大电路202和二次放大电路依次串联，二次放大电路的输出分为两路，分别与峰值检波电路203和比较电路连接，峰值检波电路与模数转换电路串联，模数转换电路的输出及比较电路的输出分别与FPGA芯片的PID控制器205和全数字锁相环204相连，其中，PID控制器205产生的信号与数模转换器相连，全数字锁相环204产生的信号与驱动电路相连，为驱动电路提供交流量，模数转换器的输出与驱动电路相连，为驱动电路提供直流量。最后，驱动电路的输出的两路幅度相同相位相反的交直流耦合信号与谐振器的驱动梳齿相连，形成闭环驱动。

[0045] 其中，驱动电路206为谐振器207提供双边驱动信号，谐振器207的检测梳齿产生的微弱电容检测信号经前端读取电路201转换为微弱电压检测信号，微弱电压检测信号经滤波放大电路202和二次放大电路转化为幅度合适的电压检测信号，电压检测信号分为两路输出：一路实现幅度控制，一路实现相位控制。

[0046] 在幅度控制中，电压检测信号经峰值检波电路203输出振动幅值，模数转换器采集电压检测信号幅值并转化为数字量，幅度数字量输入到FPGA中与基准幅值比较，PID控制器205对两者的偏差值控制调节，PID的输出信号通过数模转换器传递给驱动电路206，作为驱动信号的直流量，从而实现环路的幅度控制。

[0047] 在相位控制中，电压检测信号经过零比较器输出方波信号，方波信号输入到FPGA中，方波信号通过FPGA中的全数字锁相环204与驱动信号鉴相且全数字锁相环中分频器输出的方波信号传递给驱动电路206，作为驱动信号的交流量，从而实现环路的相位控制。

[0048] 如图2、图3中温度传感器电路210检测硅微谐振式加速度计系统温度，FPGA内的温度补偿算法根据硅微谐振式加速度计的标度因素、零偏等指标随温度变化的关系来补偿各指标的温度漂移。

[0049] 如图2、图3中209通信接口模块，通过RS232串口通信协议与上位机的通信，实现对系统的实时监控与检测。

[0050] 如图2、图3所示谐振器的电路控制系统中的前端读取电路201采用环形二极管差分电容检测电路，其测量精度较高且不需要解调电路。

[0051] 如图2、图3所示谐振器的电路控制系统中的滤波放大电路202由低通滤波和差动放大电路构成，低通滤波器滤除高频干扰，差动放大抑制共模噪声。

[0052] 如图4所示全数字锁相环包括数字鉴相器(DPD)401、数字环路滤波器(DLF)402、数控振荡器(DCO)403、分频器404。本发明中数字鉴相器采用异或鉴相器，K变模可逆计数器作为数字环路滤波器，ID增减计数器作为数控振荡器。这里的输入信号fin是比较器的输出信号，分频器404输出信号fout作为驱动交流信号，异或鉴相器比较fin和fout之间的相位差，并输出一个误差信号se作为K变模可逆计数器的计数方向控制信号，clk是数字环路滤波器和数控振荡器的时钟信号。

[0053] 当环路锁定时，误差信号se是占空比为50％的矩形波，如图5所示，此时fin与fout的相位差为90度，此相位差亦即是谐振器振动在谐振频率时驱动信号与检测电压信号的相位差。

[0054] 数字环路滤波器(DLF)由一个模值为变量K的可逆计数器来实现。其作用首先用于消除数字鉴相器输出的相位误差信号se中的高频分量，保证锁相环路性能的稳定性和准确性；其次K变模计数器再根据鉴相器的相位误差信号se来进行加减运算。

[0055] 若se是高电平时，计数器进行加运算，直到相加结果达到预设模制K，则环路滤波器输出一个进位脉冲信号carry给数控振荡器；若se是低电平时，计数器在模值K的基础上进行减运算，直到为零，并输出一个借位信号borrow给数控振荡器；当环路锁定或只有随机干扰脉冲时，se是一个占空比为50％的方波，即计数器的加减数目基本相等，计数结果在K附近上下徘徊，不会产生进位或借位脉冲，大大减少了由随机噪声引起的对锁相环路的误控。

[0056] 在全数字锁相环中，数控振荡器(DCO)由脉冲加减电路实现，根据数字环路滤波器给出的进位脉冲信号carry和借位脉冲信号borrw调整数控振荡器的输出脉冲idout。当无进位/借位控制信号时，脉冲加减电路其实就是对数控振荡器的时钟clk进行2分频，当有进位控制信号时，则在输出信号idout中插入半个脉冲，以提高信号频率；当有借位控制信号输入时，则在输出信号idout中减去半个脉冲，以降低输出信号频率。经过这样不断的调整和跟踪，使输出信号idout最终锁定在输入信号的频率和相位上。

[0057] 可变分频器实际上就是一个除N计数器，是把脉冲加减电路的输出信号再做N分频，通过不断调整N值的大小，使分频器的输出信号能与输入信号的相位保持同步，以达到锁相环的锁定。

[0058] 图6表示本发明中PID控制算法原理图，幅度信号famp与基准值fb通过减法器605作差得偏差信号e(z)，偏差信号e(z)分别通过比例算法模块601、积分算法模块602、微分算法模块603后经加法器604输出信号u(z)。这里e(z)，u(z)分别是e(k)，u(k)的z变换，其中的数学关系是：

[0059] u(z)＝KPe(z)+KIe(z)/(1-z-1)+KD(1-z-1)e(z)

[0060] 由z逆变换的性质得：

[0061]

[0062] 其中，k是采样序号，k＝0，1，2，...，KP是比例系数，KI是积分系数，KD是微分系数，u(k)是第k次采样时刻的输出值，e(k)是第k次采样时刻输入的偏差值，e(k-1)是第k-1采样时刻输入的偏差值。

[0063] 第k次输出值u(k)经数模转换器转换为模拟值作为驱动信号中的直流量。

[0064] 如图7所示本发明中峰值检波电路由两个运放和两个二极管及电阻电容组成，其中电阻阻值满足R1＝R2＝R3＝2R4。

[0065] 当信号ui输入为正半周期时，二极管D1导通，u1输出为负的半波整流波。将u1信号和输入信号ui进行加法运算，得uo输出为正的半波整流波。

[0066] 当信号ui输入为负半周期时，二极管D2导通，u1输出为正的半波整流波。将u1信号和输入信号ui相加运算，得uo输出为正的半波整流波。

[0067] 运放U2和电容C1，电阻R5组成低通滤波器对u1和ui的求和信号滤波得到ui的直流幅度量。

[0068] 图8所示为本发明中的驱动电路，由反相器801、802和加法器803、804组成。谐振器的方波驱动信号采用全数字锁相环输出的方波信号fout。直流量u是数模转换器输出的幅度信号。方波信号fout经反相器801、802，加法器803、804形成相位相反，幅值相同，耦合直流量的双路信号V1和V2，该双路信号连接到谐振器两边的驱动梳齿上形成双边驱动(如图9中所示)。

[0069] 图9所示为本发明中高频载波的加载方式及前端读取电路和滤波放大电路的电路图，FPGA中的高频载波模块对全局时钟分频处理输出高频载波信号Ves施加到谐振器的谐振梁，谐振器的检测梳齿与一个由四个二极管D1、D2、D3、D4组成的环形结构的对角相连，环形二极管另一对角的两端分别通过电阻R6、电容C4和电阻R7、电容C5接地，其电压用差分放大器U3求差放大。

[0070] 在载波信号Ves的正半周期，二极管D3和D5导通，方波通过C2、D5对C4充电，通过C3、D3对C5充电；在载波信号Ves的负半周期，二极管D4，D6导通，方波通过C2、D4对C5放电，通过C3、D6对C4放电；同时，电阻R6和电容C4并联，电阻R7和电容C5并联分别构成低通滤波器，滤除充放电流中的高频载波分量。由于在双边驱动信号V1和V2的作用下梳齿电容C2和C3向相反方向发生变化，所以对C4和C5的充放电电流不等，R6、C4和R7、C5上就有了不同的电压检测信号，不同的电压检测信号通过差分放大器求差放大，从而消除电压检测信号中的共模干扰得到与电容变化量成正比的电压检测信号u。