本发明提供了一种驱动电路、驱动模块和电机驱动设备，该驱动电路包括：信号延迟单元，包括在输入信号具有高电平的情况下对高电平输入信号进行延迟的第一延迟单元，以及当输入信号具有低电平时对低电平输入信号进行延迟的第二延迟单元；信号输出单元，包括连接至第一延迟单元和第二延迟单元的第一晶体管和第二晶体管，且分别在第一延迟单元和第二延迟单元的控制下执行切换操作；以及输出保持单元，在同时关断第一晶体管和第二晶体管时，将输出电压维持在与在第一晶体管和第二晶体管关断前瞬间的电平相等的电平。
信号延迟单元，包括在输入信号具有高电平的情况下对高电平输入信号进行延迟的第一延迟单元，以及当所述输入信号具有低电平时对低电平输入信号进行延迟的第二延迟单元；
信号输出单元，包括连接至所述第一延迟单元和所述第二延迟单元的第一晶体管和第二晶体管，且分别在所述第一延迟单元和所述第二延迟单元的控制下执行切换操作；以及输出保持单元，在关断所述第一晶体管和所述第二晶体管时，将输出电压维持在与在所述第一晶体管和所述第二晶体管关断前瞬间的电平相等的电平，其中，所述输出保持单元包括第一输出反相器、第二输出反相器和锁存电路，所述第一输出反相器具有连接至所述第一晶体管和所述第二晶体管的输出端的输入端，所述第二输出反相器具有连接至所述第一晶体管和所述第二晶体管的输出端的输出端，所述锁存电路在所述第一晶体管和所述第二晶体管中的至少一个被接通时将所述第一输出反相器和所述第二输出反相器中的至少一个关断。
2.根据权利要求1所述的驱动电路，其中，所述信号延迟单元还包括至少一个反相器，所述至少一个反相器对所述输入信号进行反相，并将反相后的信号提供至所述第一延迟单元和所述第二延迟单元。
3.根据权利要求1所述的驱动电路，其中，所述第一延迟单元将所述输入信号延迟用于使所述第一延迟单元具有被充电至达到等于或高于预设高电平电压的电平的电压所需的时间量。
4.根据权利要求1所述的驱动电路，其中，所述第二延迟单元将所述输入信号延迟用于使所述第二延迟单元具有被放电至达到低于预设低电平电压的电平的电压所需的时间量。
5.根据权利要求1所述的驱动电路，其中，所述第一延迟单元和所述第二延迟单元还包括至少一个开关元件、至少一个反相器、以及至少一个用于产生延迟的延迟元件。
第一延迟单元，包括第一电容器并对从所述第一反相器接收到的第一信号进行延迟，直到所述第一电容器的电压达到等于或高于预设高电平的电平；
第二延迟单元，包括第二电容器并对从所述第一反相器接收到的第二信号进行延迟，直到所述第二电容器的电压被放电至具有低于预设低电平的电平；
信号输出单元，包括连接至所述第一延迟单元和所述第二延迟单元的第一晶体管和第二晶体管，且分别在所述第一延迟单元和所述第二延迟单元的控制下执行切换操作；以及输出保持单元，当同时关断所述第一晶体管和所述第二晶体管时，将输出电压维持在与在所述第一晶体管和所述第二晶体管关断前瞬间的电平相等的电平。
7.根据权利要求6所述的驱动电路，其中，所述第一信号是低电平信号，以及所述第二信号是高电平信号。
8.根据权利要求6所述的驱动电路，其中，所述第一延迟单元通过使用所延迟的第一信号来控制所述第一晶体管的导通操作。
9.根据权利要求6所述的驱动电路，其中，所述第二延迟单元通过使用所延迟的第二信号来控制所述第二晶体管的导通操作。
10.根据权利要求6所述的驱动电路，其中，当从所述第一反相器接收所述第二信号时，所述第一延迟单元无延迟地控制所述第一晶体管的关断操作。
11.根据权利要求6所述的驱动电路，其中，当从所述第一反相器接收所述第一信号时，所述第二延迟单元无延迟地控制所述第二晶体管的关断操作。
12.根据权利要求6所述的驱动电路，其中，所述第一延迟单元和所述第二延迟单元还分别包括至少一个开关元件、至少一个反相器、以及用于产生延迟的至少一个延迟元件。
13.根据权利要求6所述的驱动电路，其中，所述输出保持单元包括至少一个反相器和至少一个锁存电路。
14.根据权利要求12所述的驱动电路，其中，所述至少一个延迟元件包括连接至所述第二电容器的电阻器。
至少一个驱动电路，其包括信号延迟单元，所述信号延迟单元包括在输入信号具有高电平的情况下对高电平输入信号进行延迟的第一延迟单元，以及当所述输入信号具有低电平时对低电平输入信号进行延迟的第二延迟单元，信号输出单元，所述信号输出单元包括连接至所述第一延迟单元和所述第二延迟单元的第一晶体管和第二晶体管，且分别在所述第一延迟单元和所述第二延迟单元的控制下执行切换操作，以及输出保持单元，在关断所述第一晶体管和所述第二晶体管时，将输出电压维持在与在所述第一晶体管和所述第二晶体管关断前瞬间的电平相等的电平；以及切换单元，其具有根据来自所述至少一个驱动电路的驱动信号来开启和关闭的半导体元件，其中，所述输出保持单元包括第一输出反相器、第二输出反相器和锁存电路，所述第一输出反相器具有连接至所述第一晶体管和所述第二晶体管的输出端的输入端，所述第二输出反相器具有连接至所述第一晶体管和所述第二晶体管的输出端的输出端，所述锁存电路在所述第一晶体管和所述第二晶体管中的至少一个被接通时将所述第一输出反相器和所述第二输出反相器中的至少一个关断。
16.根据权利要求15所述的驱动模块，其中，所述切换单元包括至少两个堆叠在操作电源端与地之间的半导体元件。
17.根据权利要求16所述的驱动模块，还包括分别驱动所述半导体元件的第一驱动电路和第二驱动电路。
驱动电路组，其包括多个驱动电路，所述多个驱动电路各自包括信号延迟单元，所述信号延迟单元包括在输入信号具有高电平的情况下对高电平输入信号进行延迟的第一延迟单元，以及当所述输入信号具有低电平时对低电平输入信号进行延迟的第二延迟单元；信号输出单元，所述信号输出单元包括连接至所述第一延迟单元和所述第二延迟单元的第一晶体管和第二晶体管，且分别在所述第一延迟单元和所述第二延迟单元的控制下执行切换操作；以及输出保持单元，在关断所述第一晶体管和所述第二晶体管时，将输出电压维持在与在所述第一晶体管和所述第二晶体管关断前瞬间的电平相等的电平；以及反相器单元，通过使用包括在其中的反相器臂来驱动电机，所述反相器臂中的每一个具有根据来自所述驱动电路组的所述多个驱动电路中的每一个的驱动信号来开启或关闭的半导体元件，其中，所述输出保持单元包括第一输出反相器、第二输出反相器和锁存电路，所述第一输出反相器具有连接至所述第一晶体管和所述第二晶体管的输出端的输入端，所述第二输出反相器具有连接至所述第一晶体管和所述第二晶体管的输出端的输出端，所述锁存电路在所述第一晶体管和所述第二晶体管中的至少一个被接通时将所述第一输出反相器和所述第二输出反相器中的至少一个关断。
19.根据权利要求18所述的电机驱动设备，其中，所述反相器单元包括三相反相器臂，在所述三相反相器臂中，分别堆叠至少一个第一半导体元件和至少一个第二半导体元件。
20.根据权利要求19所述的电机驱动设备，其中，所述驱动电路组包括：
多个高侧驱动电路，分别驱动所述三相反相器臂的所述第一半导体元件；以及多个低侧驱动电路，分别驱动所述三相反相器臂的所述第二半导体元件。
驱动电路、驱动模块和电机驱动设备
[0001] 相关申请的交叉引用
[0002] 本申请要求于2012年12月21日在韩国知识产权局提交的韩国专利申请第10-2012-0150446号的优先权，将其公开内容结合于此供参考。
技术领域
[0003] 本发明涉及一种用于消除驱动功率半导体器件的驱动信号之间的干扰的驱动电路、驱动模块和电机驱动设备。
背景技术
[0004] 在通用功率半导体器件的驱动电路中使用诸如绝缘栅双极型晶体管（IGBT）等的自关断型功率半导体器件的情况下，用于驱动的栅极驱动信号被提供给功率半导体器件的栅极，但在这里，如以下现有技术文献所公开，高侧功率半导体器件的栅极驱动信号和低侧功率半导体器件的栅极驱动信号可能相互干扰。
[0005] 专利文献1涉及一种使用IGBT模块的切换方法和用于其的IGBT驱动电路，其被设计为通过防止两个IGBT同时导通来解决对于IGBT的损坏问题。
[0006] 然而，专利文献1未公开包括通过维持具有诸如当两个晶体管被关断时在两个晶体管关断前瞬时存在的电平的输出电压来消除噪声的滤波电路的驱动电路、驱动模块和电机驱动设备。
[0007] [现有技术文献]
[0008] （专利文献1）韩国专利公开出版第10-2004-0023936号。
发明内容
[0009] 本发明的一个方面提供了一种驱动电路，其对叠加在高信号输入上的低电平噪声和叠加在低信号输入上的高电平噪声进行滤波。
[0010] 本发明的另一方面提供了包括所述驱动电路的驱动模块。
[0011] 本发明的另一方面提供了包括所述驱动电路的电机驱动设备。
[0012] 根据本发明的一个方面，提供了一种驱动电路，包括：信号延迟单元，包括在输入信号具有高电平的情况下对高电平输入信号进行延迟的第一延迟单元，以及当所述输入信号具有低电平时对低电平输入信号进行延迟的第二延迟单元；信号输出单元，包括连接至所述第一延迟单元和所述第二延迟单元的第一晶体管和第二晶体管，且分别在所述第一延迟单元和所述第二延迟单元的控制下执行切换操作；以及输出保持单元，在同时关断所述第一晶体管和所述第二晶体管时，将输出电压维持在与在所述第一晶体管和所述第二晶体管关断前瞬间的电平相等的电平。
[0013] 所述信号延迟单元还可包括至少一个反相器（inverter），所述至少一个反相器对所述输入信号进行反相，并将反相后的信号提供至所述第一延迟单元和所述第二延迟单元。
[0014] 所述第一延迟单元可将所述输入信号延迟用于使所述第一延迟单元具有被充电至达到等于或高于预设高电平电压的电平的电压所需的时间量。
[0015] 所述第二延迟单元将所述输入信号延迟用于使所述第二延迟单元具有被放电至达到低于预设低电平电压的电平的电压所需的时间量。
[0016] 所述第一延迟单元和所述第二延迟单元还可包括至少一个开关元件、至少一个反相器、以及至少一个用于产生延迟的延迟元件。
[0017] 所述输出保持单元可包括至少一个反相器和至少一个锁存电路。
[0018] 根据本发明的另一方面，提供了一种驱动电路，包括：第一反相器，对输入信号进行反相；第一延迟单元，对从所述第一反相器接收到的第一信号进行延迟，直到第一电容器的电压达到等于或高于预设高电平的电平；第二延迟单元，对从所述第一反相器接收到的第二信号进行延迟，直到第二电容器的电压被放电至具有低于预设低电平的电平；信号输出单元，包括连接至所述第一延迟单元和所述第二延迟单元的第一晶体管和第二晶体管，且分别在所述第一延迟单元和所述第二延迟单元的控制下执行切换操作；以及输出保持单元，当同时关断所述第一晶体管和所述第二晶体管时，将输出电压维持在与在所述第一晶体管和所述第二晶体管关断前瞬间的电平相等的电平。
[0019] 所述第一信号可以是低电平信号，以及所述第二信号可以是高电平信号。
[0020] 所述第一延迟单元可通过使用所延迟的第一信号来控制所述第一晶体管的导通操作。
[0021] 所述第二延迟单元可通过使用所延迟的第二信号来控制所述第二晶体管的导通操作。
[0022] 当从所述第一反相器接收所述第二信号时，所述第一延迟单元可无延迟地控制所述第一晶体管的关断操作。
[0023] 当从所述第一反相器接收所述第一信号时，所述第二延迟单元可无延迟地控制所述第二晶体管的关断操作。
[0024] 所述第一延迟单元和所述第二延迟单元还可分别包括至少一个开关元件、至少一个反相器、以及至少一个用于产生延迟的延迟元件。
[0025] 所述输出保持单元可包括至少一个反相器和至少一个锁存电路。
[0026] 所述至少一个延迟元件可包括连接至所述第二电容器的电阻器。
[0027] 根据本发明的另一方面，提供了一种驱动模块，包括：至少一个驱动电路，其包括信号延迟单元，所述信号延迟单元包括在输入信号具有高电平的情况下对高电平输入信号进行延迟的第一延迟单元，以及当所述输入信号具有低电平时对低电平输入信号进行延迟的第二延迟单元，信号输出单元，所述信号输出单元包括连接至所述第一延迟单元和所述第二延迟单元的第一晶体管和第二晶体管，且分别在所述第一延迟单元和所述第二延迟单元的控制下执行切换操作，以及输出保持单元，在同时关断所述第一晶体管和所述第二晶体管时，将输出电压维持在与在所述第一晶体管和所述第二晶体管关断前瞬间的电平相等的电平；以及切换单元，其具有根据来自所述至少一个驱动电路的驱动信号来开启和关闭的半导体元件。
[0028] 所述切换单元可包括至少两个堆叠在操作电源端与地之间的半导体元件。
[0029] 所述驱动模块还可包括分别驱动所述半导体元件的第一驱动电路和第二驱动电路。
[0030] 根据本发明的另一方面，提供了一种电机驱动设备，包括：驱动电路组，其包括多个驱动电路，所述多个驱动电路各自包括信号延迟单元，所述信号延迟单元包括在输入信号具有高电平的情况下对高电平输入信号进行延迟的第一延迟单元，以及当所述输入信号具有低电平时对低电平输入信号进行延迟的第二延迟单元；信号输出单元，所述信号输出单元包括连接至所述第一延迟单元和所述第二延迟单元的第一晶体管和第二晶体管，且分别在所述第一延迟单元和所述第二延迟单元的控制下执行切换操作；以及输出保持单元，在同时关断所述第一晶体管和所述第二晶体管时，将输出电压维持在与在所述第一晶体管和所述第二晶体管关断前瞬间的电平相等的电平；以及反相器，通过使用包括在其中的反相器臂来驱动电机，所述反相器臂中的每一个具有根据来自所述驱动电路组的所述多个驱动电路中的每一个的驱动信号来开启或关闭的半导体元件。
[0031] 所述反相器可包括三相反相器臂，在所述三相反相器臂中，分别堆叠至少一个第一半导体元件和至少一个第二半导体元件。
[0032] 所述驱动电路组可包括多个高侧驱动电路，分别驱动所述三相反相器臂的所述第一半导体元件；以及多个低侧驱动电路，分别驱动所述三相反相器臂的所述第二半导体元件。
附图说明
[0033] 结合附图根据以下详细描述，将更清晰地理解本发明的上述和其他方面、特性及其他优点，其中：
[0034] 图1是根据本发明实施方式的驱动电路的电路图；
[0035] 图2是示出根据本发明实施方式的每个部分的操作波形的示图；
[0036] 图3A是示出在输入信号具有低电平的情况下对于高噪声的操作波形的示图；
[0037] 图3B是示出在输入信号具有高电平的情况下对于低噪声的操作波形的示图；
[0038] 图4是示出根据本发明实施方式的信号延迟单元的应用实例的电路图；
[0039] 图5是根据本发明另一实施方式的驱动电路的电路图；
[0040] 图6是根据本发明另一实施方式的驱动电路的电路图；
[0041] 图7是示出根据本发明实施方式的驱动模块的配置的示意图；以及
[0042] 图8是示出根据本发明实施方式的电机驱动设备的配置的示意图。
具体实施方式
[0043] 在下文中，将参照附图对实施方式进行详细描述，使得本发明所属领域的技术人员可很容易实践这些实施方式。
[0044] 在描述本发明时，若考虑对相关的已知功能或结构的详细说明会不必要地转移本发明的主旨，则将省略这些说明，但本领域技术人员将理解这些省略。
[0045] 此外，遍及整个说明书中，相似的附图标记被用于相似的部件。
[0046] 应理解，当提及一个元件“连接至”另一元件时，其可直接连接至另一元件或也可存在插入的元件。相反，当提及一个元件“直接连接至”另一元件时，不存在插入元件。
[0047] 此外，除非明确描述了相反情况，否则术语“包括”及其变形（诸如“包含”或“含有”）将被理解为暗示包括了所述元件，但不排除任何其他元件。
[0048] 参照附图，下文将对本发明的实施方式进行详细描述。
[0049] 图1是根据本发明实施方式的驱动电路100的电路图。参照图1，根据本发明实施方式的驱动电路100可包括信号延迟单元110、信号输出单元120和输出保持单元130。
[0050] 信号延迟单元110可包括第一延迟单元111和第二延迟单元112。此外，信号延迟单元110还可包括至少一个反相器In1，该反相器对输入信号进行反相，并将反相后的信号分别提供给第一和第二延迟单元111和112。
[0051] 例如，在确定信号延迟单元110具有单个反相器的情况下，第一和第二延迟单元111和112可连接至第一反相器In1。
[0052] 第一和第二延迟单元111和112可包括至少一个开关元件、至少一个反相器和至少一个用于生成延迟的延迟元件。
[0053] 将参照图1对根据本发明实施方式的第一延迟单元111进行描述。第一延迟单元111可包括开关元件N1，该开关元件在从第一反相器In1接收反相后的输入信号之后执行切换操作；以及至少一个延迟元件，其连接至开关元件N1并对反相后的输入信号进行延迟。这里，开关元件N1可以是NMOS晶体管，且至少一个延迟元件可包括连接至驱动电源的电阻器R1和与电阻器R1串联连接的电容器C1。
[0054] 由至少一个延迟元件延迟的输入信号可被第二反相器In2进行反相，并随后被提供给信号输出单元120。
[0055] 将参照图1对根据本发明实施方式的第二延迟单元112进行描述。第二延迟单元112可包括开关元件N2，其在从第一反相器In1接收反相后的输入信号之后执行切换操作；
以及至少一个延迟元件，其连接至开关元件N2并对反相后的输入信号进行延迟。这里，开关元件N2可以是PMOS晶体管，且至少一个延迟元件可包括与开关元件N2串联连接的电阻器R2和与电阻器R2并联连接的电容器C2。
[0056] 由至少一个延迟元件延迟的输入信号可被第三反相器In3进行反相，并随后被提供给信号输出单元120。
[0057] 图4是示出根据本发明实施方式的信号延迟单元110的应用实例的电路图。参照图4，第一和第二延迟单元111和112可如图4所示来应用。然而，第一和第二延迟单元111和112不限于图4所示的实例。
[0058] 当输入信号具有高电平时，第一延迟单元111可延迟高电平输入信号。当输入信号具有低电平时，第二延迟单元112可延迟低电平输入信号。以下将描述信号延迟单元110的细节。
[0059] 信号输出单元120可包括第一晶体管M1和第二晶体管M2。第一晶体管M1可在从第一延迟单元111接收输出信号之后执行切换操作。第二晶体管M2可在从第二延迟单元112接收输出信号之后执行切换操作。
[0060] 参照图1，例如，第一晶体管M1可以是PMOS晶体管，以及第二晶体管M2可以是NMOS晶体管。
[0061] 即，第一晶体管M1可连接至第一延迟单元111，并在第一延迟单元111的控制下导通或关断。第二晶体管M2可连接至第二延迟单元112，并在第二延迟单元112的控制下导通或关断。
[0062] 当第一和第二晶体管M1和M2同时关断时，输出保持单元130可将输出电压维持在与在第一和第二晶体管M1和M2关断前瞬间的电平相等的电平。输出保持单元130可包括至少一个反相器In3、In4和In5，以及至少一个锁存电路Lo1。这里，例如，锁存电路Lo1可以是逻辑或非（NOR）锁存电路。
[0063] 即，在第一和第二晶体管M1和M2同时关断的情况下，维持具有与在第一和第二晶体管M1和M2关断前瞬间的电平相等的电平的输出电压，从而获得当输入信号具有高电平时消除叠加在低电平信号上的噪声以及消除叠加在高电平信号上的噪声的技术效果。
[0064] 图2是示出根据本发明实施方式的每个部分的操作波形的示图。
[0065] 图3A是示出在输入信号具有低电平的情况下对于高噪声的操作波形的示图。
[0066] 图3B是示出在输入信号具有高电平的情况下对于低噪声的操作波形的示图。
[0067] 将参照图1至图3A和图3B对根据本发明实施方式的驱动电路100的操作进行详细描述。
[0068] 第一延迟单元111可消除当输入信号被维持在低电平状态时产生的高噪声。即，如图2所示，可维持节点C（请参见图1）具有较高值，直到输入信号IN具有高电平，该高电平具有等于或大于预定值的脉冲宽度，且当节点B（请参见图1）处的电压超过预设高电平电压Vth时，输入信号可被识别为正常信号，而非噪声。因此，节点C处的电压从高电平转变为低电平，且第一晶体管M1导通以输出高电平信号。
[0069] 参照图3A，可以看出，当节点B处的电压超过预设高电平电压Vth时，节点C处的电压转变为具有低电平。因此，同样可以看出，第一晶体管M1导通以输出高电平信号。
[0070] 即，通过向第一电容器C1充入电压，第一延迟单元111可将输入信号IN延迟用于使节点B处的电压超过预设高电平电压Vth所需的时间量。
[0071] 第二延迟单元112可消除当输入信号被维持在高电平状态时产生的低噪声。即，如图2所示，维持节点E（请参见图1）具有较低值，直到输入信号IN具有低电平，该低电平具有等于或大于预定值的脉冲宽度，且当节点D（请参见图1）处的电压小于预设低电平电压Vth时，输入信号可被识别为正常信号，而非噪声。因此，节点E处的电压从低电平转变为高电平，且第二晶体管M2导通以输出低电平信号。
[0072] 参照图3B，可以看出，当节点D处的电压小于预设低电平电压Vth时，节点E处的电压转变为具有高电平。因此，同样可以看出，第二晶体管M2导通以输出低电平信号。
[0073] 即，通过从第二电容器C2释放电压，第二延迟单元112可将输入信号IN延迟用于使节点D处的电压具有小于预设低电平电压Vth的电平所需的时间量。
[0074] 同样，当输入信号具有低电平时，第一延迟单元111可输出无延迟的低电平输入信号，以控制第一晶体管M1的关断操作。当输入信号具有高电平时，第二延迟单元112可输出无延迟的高电平输入信号，以控制第二晶体管M2的关断操作。
[0075] 因此，仅对用于导通第一和第二晶体管M1和M2的输入信号进行延迟，且因此，第一和第二晶体管M1和M2可在某些情况下同时关断。
[0076] 这里，在第一和第二晶体管M1和M2关断前的瞬间，即，仅当输入信号变化时，输出保持单元130可维持输出电压，且当输入信号被维持在高电平状态或低电平状态时，可不影响输出电压。
[0077] 以此方式，根据本发明实施方式的驱动电路100可对叠加在高电平信号输入上的低电平噪声和叠加在低电平信号输入上的高电平噪声进行有效滤波。
[0078] 图5是根据本发明另一实施方式的驱动电路100的电路图。
[0079] 图6是根据本发明另一实施方式的驱动电路100的电路图。
[0080] 参照图5和图6，可将至少一个反相器添加至第一和第二延迟单元111和112。在该情况下，信号输出单元120的第一和第二晶体管M1和M2的组合可根据增加的反相器的数量以及在第一和第二延迟单元111和112的哪一个中增加反相器而改变。
[0081] 显而易见的是，除根据本实施方式的配置之外，该配置可在其满足如上所述同时关断第一和第二晶体管M1和M2的条件的范围内进行改变。
[0082] 图5示出了一种配置，其中，反相器被串联添加至第二延迟单元112的第三反相器In3，且因此，第四晶体管M4可被配置为与第三晶体管M3相同，即，作为PMOS晶体管。同样，输出保持单元130可包括逻辑与（AND）锁存电路Lo2，而无需第五反相器In5（请参见图1）。
[0083] 图6示出了一种配置，其中，反相器被串联添加至第一延迟单元111的第二反相器In2，且因此，第五晶体管M5可被配置为与第六晶体管M6相同，即，作为NMOS晶体管。同样，输出保持单元130可被配置为不具有第五反相器In5（请参见图1）。
[0084] 图7是示出根据本发明实施方式的驱动模块1000的配置的示意图。图1所示的根据本发明实施方式的驱动电路100可与开关一起形成驱动模块，如图7所示。
[0085] 前述驱动模块可包括切换单元300-1，其具有至少两个堆叠在提供操作电源VDD的操作电源端与地之间的晶体管S1和S2，以及分别驱动所述两个晶体管S1和S2的第一和第二驱动电路100-1和200-1，且可设置多个单元电路1000-1。
[0086] 对第一和第二驱动电路100-1和200-1的描述与上述参照图1至图6的描述相同，因此将省略对其的详细描述。
[0087] 图8是示出根据本发明实施方式的电机驱动设备的配置的示意图。
[0088] 图8所示的驱动模块可被用于电机驱动设备，且为此，电机驱动设备可包括用于驱动电机M的反相器1200和驱动电路组1100。
[0089] 反相器1200和驱动电路组1100可构成驱动模块。当电机M是三相（a、b、c）电机时，反相器1200可包括三相反相器臂1210、1220和1230，且第一至第三反相器臂1210、1220和1230可分别具有堆叠在操作电源端与地之间的至少两个第一和第二半导体元件M7和M8、M9和M10、以及M11和M12。
[0090] 这里，在一种实施方式中，第一半导体元件可以是PMOS晶体管，以及第二半导体元件可以是NMOS晶体管。
[0091] 驱动电路组1100可包括第一至第三高侧驱动电路100、200和300，以及第一至第三低侧驱动电路400、500和600。第一至第三高侧驱动电路100、200和300可分别驱动第一至第三反相器臂1210、1220和1230的高侧晶体管M7、M9和M11，以及第一至第三低侧驱动电路400、500和600可分别驱动第一至第三反相器臂1210、1220和1230的低侧晶体管M8、M10和M12。
[0092] 第一至第三高侧驱动电路100、200和300以及第一至第三低侧驱动电路400、500和600的操作和配置与在图1至图6中所示的组件和操作相同，因此将省略对其的详细描述。
[0093] 如上所述，根据本发明的实施方式，可对叠加在半导体电路的高信号输入上的低电平噪声和叠加在低信号输入上的高电平噪声进行有效滤波。
[0094] 尽管已结合实施方式示出并描述了本发明，但对于本领域技术人员而言，显然可在不偏离由所附权利要求限定的本发明的精神和范围的情况下进行修改和变更。
