一种用于锁相环电路的锁定检测电路

摘要

一种用于锁相环电路的锁定检测电路，包含相位检测电路和锁定检测电路，其中，所述相位检测电路包含至少两个触发器，第一触发器、第二触发器的Q端分别产生QU、QD信号；所述锁定检测电路包含与门电路、或门电路、异或门电路、至少两个延迟电路、至少两个触发器，并接收QU、QD信号。当PLL电路从开始工作到频率锁定的过程中，所述锁定检测电路的输出状态信号LOCKDET为低；当PLL的输出信号频率稳定的时候，锁定检测电路的输出状态信号LOCKDET为高。在锁定过程中没有误操作，没有多次输出锁定检测信号。

权利要求

1.一种用于锁相环电路的锁定检测电路，其特征在于，包含相位检测电路和锁定检测子电路，所述相位检测电路包含第一、第二触发器；

所述第一触发器、第二触发器的D端分别接有电源，Q端分别产生QU、QD信号，第一触发器的CKL端接收CLKREF信号，第二触发器的CKL端接收CLKFB信号；

所述锁定检测子电路包含与门电路、或门电路、异或门电路、至少两个延迟电路、至少两个触发器；

所述异或门包括一第一输入端，一第二输入端和一输出端；

所述或门电路的输入端连接所述第一触发器、第二触发器的Q端，所述或门电路的输出端连接第一延迟电路，所述与门电路的输入端连接所述第一触发器、第二触发器的Q端，所述与门电路的输出端连接第三触发器的CLK端，所述第三触发器的Q端分别连接第四触发器的D端和第二延迟电路的输入端，所述第二延迟电路的一第一输出端连接所述异或门电路的所述第一输入端，所述第二延迟电路的一第二输出端连接所述异或门电路的所述第二输入端，所述异或门电路的输出端连接所述第四触发器的CLK端，所述第四触发器的Q端输出信号给LOCKDET；

所述第二延迟电路为一多级触发器电路，所述多级触发器电路至少包含两级触发器，首端触发器的D端作为所述第二延迟电路的输入端连接第三触发器的Q端，首端触发器的CLK端连接第一触发器的CLK端，次末端、末端触发器的Q端分别作为所述第一输出端和所述第二输出端连接所述异或门电路的所述第一输入端和所述第二输入端。

2.如权利要求1所述的锁定检测电路，其特征在于，所述相位检测电路还包含2个反相器，所述反相器分别连接所述第一、第二触发器的Q端。

3.如权利要求1所述的锁定检测电路，其特征在于，所述相位检测电路还包含至少两个与非电路，所述与非电路的输入端分别连接所述第一、第二触发器的Q端，输出端连接到所述第一、第二触发器的R端。

4.如权利要求1所述的锁定检测电路，其特征在于，所述锁定检测子电路还包括分频器，所述分频器分别连接所述第二延迟电路和第一触发器的CLK端。

5.如权利要求4所述的锁定检测电路，其特征在于，所述分频器可以采用同步时钟分频分频器或异步时钟分频分频器。

6.如权利要求1所述的锁定检测电路，其特征在于，所述锁定检测子电路还包括反相器，所述反相器位于第四触发器的Q端，并输出信号给LOCKDET。

7.如权利要求1所述的锁定检测电路，其特征在于，所述触发器为D形触发器。

说明书

一种用于锁相环电路的锁定检测电路

技术领域

[0001] 本发明涉及一种CMOS集成电路设计领域，尤其涉及一种锁相环电路的频率锁定检测电路。

背景技术

[0002] 锁相环电路(PLL，Phase Lock Loop)已经成为现代电子系统中的基本构件之一。它们被广泛地用在通信、多媒体以及其他应用中。锁相环电路的应用包括频率合成器、FM解调器、时钟恢复电路、调制解调器以及音频译码器等。

[0003] 图1所示的为传统的锁相环电路。其包括：鉴相器(PFD)、电荷泵、环路滤波器、压控振荡器(VCO)以及分频器。鉴相器基于基准信号SIN和反馈信号SFEED之间的相位差生成上信号SUP和下信号SDN。电荷泵根据上信号SUP和下信号SDN的状态生成电平彼此不同的输出信号。在环路滤波器中过滤电荷泵的输出信号的高频分量之后将该信号提供给压控振荡器的一个输入端。压控振荡器根据电压VCOI的DC电平生成具有不同频率的高频信号。分频器基于高频VCO输出信号生成低频反馈信号SFEED。反馈信号SPEED用作鉴相器的输入。当基准信号SIN和反馈信号SFEED的相位差和频率差接近零时，锁相环电路处于锁定状态。

[0004] 为了检测锁相环电路的锁定状态，需要专门的锁定检测或指示电路，来确定锁相环电路的锁定状态。

[0005] 图2所示的为一种传统的锁定检测电路。该种锁定检测电路是利用PLL_UP和PLL_DN信号在锁相环锁定时的宽度相同的重叠窄脉冲来产生一个锁定信号，通知系统锁相环的频率输出已经进入锁定状态，能够输出稳定的时钟信号。当锁相环失锁时，PLL_UP和PLL_DN信号的高电平宽度相差较大，异或电路XOR的输出主要为高电平，中间电容C通过反相器放电。一旦电路进入锁定状态，PLL_UP和PLL_DN相互重叠，XOR的输出为低电平，反相器对电容C充电，最终达到施密特触发器的上限阈值，PLL_LOCK输出为高，表明电路已经锁定，PLL为正常工作状态。如CN101621297A、CN101159433A等都是通过PLL_UP和PLL_DN信号来进行检测的锁定检测电路。

[0006] 但是传统的锁定检测电路参数调整困难，检测精度不高。在PLL锁定过程中，常常会出现误判断的情况，造成多次输出锁定信号。因此，需要一种容易实现，判断准确的锁定检测电路。

发明内容

[0007] 针对上述技术问题，本发明提供了了一种用于频率锁相环电路的新型锁定检测电路。

[0008] 本发明通过以下技术方案得以实现：

[0009] 一种用于锁相环电路的锁定检测电路，包含相位检测电路和锁定检测子电路，[0010] 其中，所述相位检测电路包含第一、第二触发器；

[0011] 所述第一触发器、第二触发器的D端分别接有电源，Q端分别产生QU、QD信号，第一触发器的CKL端接收CLKREF信号，第二触发器的CKL端接收CLKFB信号；

[0012] 所述锁定检测子电路包含与门电路、或门电路、异或门电路、至少两个延迟电路、至少两个触发器；

[0013] 所述异或门包括一第一输入端，一第二输入端和一输出端；

[0014] 所述或门电路的输入端连接所述第一触发器、第二触发器的Q端，所述或门电路的输出端连接第一延迟电路，所述与门电路的输入端连接所述第一触发器、第二触发器的Q端，所述与门电路的输出端连接第三触发器的CLK端，所述第三触发器的Q端分别连接第四触发器的D端和第二延迟电路的输入端，所述第二延迟电路的一第一输出端连接所述异或门电路的所述第一输入端，所述第二延迟电路的一第二输出端连接所述异或门电路的所述第二输入端，所述异或门电路的输出端连接所述第四触发器的CLK端，所述第四触发器的Q端输出信号给LOCKDET。

[0015] 作为本发明的一个优选实施例，所述相位检测电路还包含反相器，所述反相器分别连接所述第一、第二触发器的Q端。

[0016] 优选地，所述反相器的数目为2个以上。

[0017] 作为本发明的一个优选实施例，所述相位检测电路还包含至少两个与非电路，所述与非电路的输入端分别连接所述第一、第二触发器的Q端，输出端连接到所述第一、第二触发器的R端。

[0018] 作为本发明的一个优选实施例，所述锁定检测子电路还包括分频器，所述分频器分别连接所述第二延迟电路和第一触发器的CLK端。

[0019] 优选地，所述分频器可以采用同步时钟分频分频器或者异步时钟分频分频器。

[0020] 作为本发明的一个优选实施例，所述锁定检测子电路还包括反相器，所述反相器位于第四触发器的Q端，并输出信号给LOCKDET。

[0021] 作为本发明的一个优选实施例，所述第二延迟电路为一多级触发器电路，所述多级触发器电路至少包含两级触发器，首端触发器的D端连接第三触发器的Q端，CLK端连接第一触发器的Q端，次末端、末端触发器的Q端分别连接所述异或门电路的所述第一输入端和所述第二输入端。

[0022] 作为本发明的一个优选实施例，所述触发器为D形触发器。

[0023] 本发明的有益效果为：当PLL电路从开始工作到频率锁定的过程中，所述锁定检测电路的输出状态信号LOCKDET为低；当PLL的输出信号频率稳定的时候，锁定检测电路的输出状态信号LOCKDET为高。在锁定过程中没有误操作，没有多次输出锁定检测信号。

附图说明

[0024] 图1所示的为传统的锁相环电路。

[0025] 图2所示的为一种常见的锁定检测电路。

[0026] 图3所示的为本发明所述检测电路的一个实施例的锁定检测电路。

[0027] 图4所示的为本发明所述PLL锁定检测电路的输出波形。

[0028] 图5所示的为本发明所述检测电路一个优选实施例的锁定检测电路。

[0029] 图6所示的为图5所述的锁定检测电路在锁定信号工作过程的仿真。

[0030] 图7所示的为图5所述的锁定检测电路的仿真输出。

具体实施方式

[0031] 本发明所述锁定检测电路是利用QU和QD信号在锁相环锁定时的宽度相同的重叠窄脉冲来产生一个锁定信号，通知系统锁相环的频率输出已经进入锁定状态，能够输出稳定的时钟信号。当锁相环失锁时，QU和QD信号的高电平宽度相差较大，锁定检测电路的输出的LOCKDET为低电平。一旦电路进入锁定状态，QP和QD相互重叠，锁定检测电路的输出LOCKDET为高电平，表明电路以及锁定，PLL输出频率满足设定要求。本发明所述的锁定检测电路如图3所示。

[0032] 图3中所示上部电路为一相位检测电路1，包含第一触发器I0、第二触发器I1，六个反相器I4、I5、I6、I7、I8、I9，与非电路I2、I3。其中，第一触发器I0、第二触发器I1的D端分别接有电源，第一触发器I0、第二触发器I1的CKL端分别接收CLKREF信号，和CLKFB信号，I2、I3各自两个输入端连接分别连接I0、I1的Q端，输出端分别连接I0、I1的R端；

[0033] 输入为参考频率CLKREF和压控振荡器VCO经过分频后的反馈信号CLKFB，经过I0、I1的Q端分别产生QU、QD信号，并各自经过反相器I6与I7、I8与I9产生的输出信号PDU和PDD用于控制电荷泵中的MOS开关。

[0034] 图3中所示下部电路是锁定检测电路2，该电路检测QU和QD信号的脉冲宽度的差值；

[0035] 所述锁定检测电路包含与门电路I12、或门电路I11、异或门电路I18、第一延迟电路I13、包含多级触发器I15、I16、I17的第二延迟电路、第三触发器I14、第三触发器I19、反相器I20；

[0036] 或门电路I11的输入端连接第一触发器I0、第二触发器I1的Q端，或门电路I11的输出端连接第一延迟电路I13，与门电路I12的输入端连接第一触发器I0、第二触发器I1的Q端，与门电路I12的输出端连接第三触发器I14的CLK端，第三触发器I19的Q端分别连接第四触发器I19的D端和第二延迟电路的输入端，第二延迟电路的输出端连接异或门电路I18的一端，异或门电路I18的另一端连接第四触发器I19的CLK端，第四触发器I19的Q端连接反相器I20的一端，并输出信号给LOCKDET。

[0037] 其中，第一延迟电路是完成信号的延迟。QU和QD的或逻辑输出信号，经过延迟后，在QU和QD信号的与逻辑输出的上升沿，通过触发器I14进行锁存。如果QU和QD的信号宽度的差值大于第一延迟电路I13的延迟，则触发器I14的输出为高，反之，如果QU和QD的信号宽度的差值小于第一延迟电路I13所设定的延迟，则I14触发器的输出为低。I14的输出信号进过I15、I16、I17等触发器延迟后，由异或门I18产生触发器I19的时钟锁存信号。如果，在异或门I18的输出的上升沿，I14的输出仍然保持为低，则触发器I19的输出为低，最终LOCKDET的输出为高，表明此时PLL的输出频率已经锁定。

[0038] 电路中分频器I10起到延迟的作用，避免在PLL锁定的过程中，产生误动作。延迟电路I13可以使用模拟或者数字方式实现，完成延迟时间的设定。

[0039] 图4为本发明所述锁定检测电路的工作波形，可以看出，从PLL电路开始工作到频率锁定的过程中，锁定检测电路的输出状态信号LOCKDET为低。当PLL的输出信号频率稳定的时候，锁定检测电路的输出状态信号LOCKDET为高。在锁定过程中没有误操作，没有多次输出锁定检测信号。

[0040] 如图5所示为本发明所述PLL锁定检测电路的一个更优选实施例，其中，所述触发器均采用了D触发器，所述分频器采用了异步16倍分频的分频器，所述第一延迟电路采用了多级数字反相器电路构成。

[0041] 如图6所示的，当PFDREF和PFDFBK信号频率一致时，锁定检测电路中LOCKDET的输出为高电平，如0.25-0.35μm之间的电平，否则，其输出结果为低电平。

[0042] 如图7所示的，在PLL正常工作的锁定过程中，PLL_OUT的输出频率达到1.3GHz的目标值时，所述PLL锁定检测电路输出为高电平，表明当前的信号频率以及锁定状态。

[0043] 以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。