半导体结构制造方法及制成的结构

摘要

本发明公开了一种半导体结构的制造方法，包括提供一衬底，衬底上具有一导体层；形成一暂置层于导体层上，并对暂置层与下方该导体层的至少一部份进行图案化，以形成多个沟道；填入一第一介电层于沟道处，以形成多个第一介电件于沟道；移除暂置层，以裸露出第一介电件的部份；形成一第二介电层于裸露出的第一介电件，并图案化第二介电层以于裸露出的第一介电件的两侧各形成一间隙壁；和依据间隙壁对导体层进行图案化，以于第一介电件的两侧各形成一图案化导体部。

权利要求

1.一种半导体结构的制造方法，包括：

提供一衬底，该衬底上具有一导体层；

形成一暂置层(dummy layer)于该导体层上，并对该暂置层与下方该导体层的至少一部份进行图案化，以形成多个沟道(trenches)；

填入一第一介电层于该多个沟道处，以形成多个第一介电件于该多个沟道；

移除该暂置层，以裸露出该多个第一介电件的部份；

形成一第二介电层于裸露出的该多个第一介电件，并图案化该第二介电层以于裸露出的该多个第一介电件的两侧各形成一间隙壁(spacer)；和依据该多个间隙壁对该导体层进行图案化，以于该多个第一介电件的两侧各形成一图案化导体部。

2.根据权利要求1所述的制造方法，其中在依据该多个间隙壁对该导体层进行图案化的步骤中，所形成的该多个图案化导体部的一深宽比(Aspect ratio，＝h/w)是在10或10以上。

3.根据权利要求1所述的制造方法，其中该导体层是一堆栈层，包括多个导电层和多个绝缘层交错堆栈形成于该衬底上。

4.根据权利要求3所述的制造方法，其中在依据该多个间隙壁对该导体层进行图案化的步骤中，是依据该多个间隙壁对该堆栈层进行图案化，以形成多个堆栈结构垂直形成于该衬底上，并裸露出一底导电层的部份，其中该多个第一介电件的两侧各形成一图案化顶导电部(patterned top conductive portion)，其中各该堆栈结构包括：该底导电层作为一底部栅极(bottom gate)，其中该多个堆栈结构的该多个底部栅极是相互连接；

该多个导电层和该多个绝缘层分别作为多个栅极(gate)和多个栅极绝缘层(gate insulator)，是交错堆栈于该底部栅极上方；和两该图案化顶导电部作为两条选择线(selection lines)分隔地位于该多个栅极上方且独立控制。

说明书

半导体结构制造方法及制成的结构

技术领域

[0001] 本发明的实施例是有关于半导体结构制造方法及其制成的结构，且特别是有关于一种利用自对准双图案工艺(Self-Aligned Double-PatterningProcess)制造半导体结构的方法。

背景技术

[0002] 非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的堆栈以达到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管堆栈的与非门(NAND)型闪存结构被提出。

[0003] 在提出的一些三维存储器结构中，除了有单栅极(Single-Gate)的存储单元，还包括了双栅极(double gate)的存储单元，和环绕式栅极(surroundinggate)的存储单元等等，使元件的开关速度与电流趋动都得以提升。然而，在追求尺寸微缩的电子世代，存储单元中的电荷捕捉复合层(如ONO复合层)占的空间越多，缩小存储单元尺寸时的考虑和困难就越多，对存储单元缩小越不利。因此，比起单栅极存储单元，双栅极和环绕式栅极存储单元中其电荷捕捉复合层(如ONO复合层)占较大空间会限制存储单元尺寸微缩的能力。再者，对非易失性存储器元件而言，电荷捕捉复合层本身就不容易缩小，若其厚度减至太薄，电荷保存能力(Charge retention)会有问题。因此缩小存储单元尺寸时仍须使电荷捕捉复合层具有足以良好保存电荷的厚度。另外，缩小存储单元尺寸不仅只是考虑电荷捕捉复合层，整体上需搭配考虑其他元件的设计规则也多，双栅极和环绕式栅极存储单元的元件设计复杂度较高也限制了三维存储器尺寸微缩的发展，若要使其兼具小尺寸和良好的各种电子特性，其高度的设计困难度势必耗费许多时间和大幅增加制造成本。

[0004] 据此，相关设计者无不期望可以建构出一三维存储器结构，不但具有许多堆栈平面而达到更高的储存容量，更具有小尺寸和优异的电子特性(如具有良好的数据保存可靠性)，使缩小的存储器结构仍然可以被稳定和快速的如进行抹除和编程等操作。再者，三维存储器在工艺上是否因结构细长(ex：深宽比过高)而容易在制造中产生崩塌也是需要注意的项目之一。因此设计者也希望能透过不过度复杂的步骤和低制造成本，就能制造出操作快速稳定且结构稳固的三维存储器结构。

发明内容

[0005] 有鉴于此，本发明是有关于一种半导体结构的制造方法及制成的结构。本发明的实施例是利用自对准双图案工艺(Self-Aligned Double-PatterningProcess)，迅速且简易地进行半导体结构的制作，所制作的结构亦十分稳固。

[0006] 根据本发明的一实施例，提出一种半导体结构的制造方法，包括提供一衬底，衬底上具有一导体层；形成一暂置层(dummy layer)于导体层上，并对暂置层与下方该导体层的至少一部份进行图案化，以形成多个沟道(trenches)；填入一第一介电层于沟道处，以形成多个第一介电件于沟道；移除暂置层，以裸露出第一介电件的部份；形成一第二介电层于裸露出的第一介电件，并图案化第二介电层以于裸露出的第一介电件的两侧各形成一间隙壁(spacer)；和依据间隙壁对导体层进行图案化，以于第一介电件的两侧各形成一图案化导体部。

[0007] 根据本发明的一实施例，提出一种半导体结构，包括一衬底和多个堆栈结构，垂直形成于一衬底上，各堆栈结构包括多个导电层和多个绝缘层交错堆栈于衬底上方；和一顶导电层(top conducting layers)位于导电层上方，且顶导电层包括两个图案化顶导电部(patterned top conducting layers)且相隔一间距设置。

[0008] 根据本发明的一实施例，又提出一种半导体结构，包括一衬底和形成于衬底上的一导体层。导体层包括具有多个上部图案(upper patterns)的一上部(upper portion)，和具有多个下部图案(lower patterns)且位于上部下方的一下部(lower portion)，其中上部图案的密度是下部图案的密度的两倍。

[0009] 为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

[0010] 图1A～图1F绘示依照本发明第一实施例的半导体结构的制造方法的流程剖面图。

[0011] 图2A～图2C分别绘示三种3D立体堆栈半导体结构的剖面图。

[0012] 图3A为依照本发明一应用例的三维存储器结构的上视图。

[0013] 图3B为依图3A的剖面线3B-3B所绘示的三维存储器结构的剖面示意图。

[0014] 图4A～图4K绘示依照本发明第二实施例的一种3D存储器结构的制造方法的部份流程剖面图。其中，图4I′为图4I的上视图；图4J′为图4J的上视图；和图4K′为图4K的上视图。

[0015] 图4L～图4N-2绘示如图4A～图4K所示的3D存储器结构的后续部份工艺的剖面图。其中，图4L′为图4L的上视图；图4M′为图4M的上视图；图4N′为图4N-1和图4N-2的上视图；图
4N-1和图4N-2是分别为图4N′中沿剖面线N-1和N-2所绘示的剖面图。

[0016] 图5A～图5F绘示依照本发明第三实施例的另一种3D存储器结构的制造方法的部份流程剖面图。

[0017] 【主要元件符号说明】

[0018] 10、20、30、40：衬底

[0019] 11：导体层

[0020] 11a：导体层的上表面

[0021] 11’：图案化导体部

[0022] 12、42：暂置层

[0023] 13、43：图案化光刻胶层

[0024] 14、44：沟道

[0025] 15、45：第一介电层

[0026] 15a、15b、15c、15d、25a、25b、25c、45a、45b、45c、45d：第一介电件[0027] 16、46：第二介电层

[0028] 16′、26′、46′：间隙壁

[0029] 21、41：导电层

[0030] 21t、41t：顶导电层

[0031] 31：第一堆栈结构

[0032] 32：第二堆栈结构

[0033] 33：第三堆栈结构

[0034] 34：第四堆栈结构

[0035] 35：底部栅极

[0036] 31G/32G/33G/34G：栅极

[0037] 312/322/332/342：栅极绝缘层

[0038] 314/324/334/344、315/325/335/345：选择线

[0039] 36：电荷捕捉复合层

[0040] 370、371、371′、372、372′、373、373′、374超薄通道

[0041] 371+371、372+372′、373+373′：超薄U形通道

[0042] 380、381、381′、382、382′、383、383′、384：字线选择器

[0043] 41t′：图案化顶导电部

[0044] 41b、41b′：底导电层

[0045] 232、412：绝缘层

[0046] 412t：顶绝缘层

[0047] 420：介电层

[0048] 421：氧化层

[0049] 51：光刻胶

[0050] h：深度

[0051] w：宽度

[0052] F1：第一指状堆栈件

[0053] F2：第二指状堆栈件

[0054] SSL：串行选择线

[0055] GSL：接地选择线

[0056] Lch：字线的通道长度

[0057] Wch：字线的通道宽度

[0058] Ac：层接区域

具体实施方式

[0059] 在本发明内容的实施例中，是提出半导体结构制造方法及其制成的结构，利用自对准双图案工艺(Self-Aligned Double-Patterning Process)进行半导体结构的制作。本发明可应用在任一二维或三维半导体结构。以下是提出相关实施例，以说明本发明所提出的半导体结构制造方法及其制成的结构。然而实施例中的叙述，如细部结构、制造步骤和材料应用等等，仅为举例说明之用，并非对本发明欲保护的范围做限缩。

[0060] 图1A～图1F绘示依照本发明第一实施例的半导体结构的制造方法的流程剖面图。如图1A所示，提供一衬底10，例如是为一底板上形成有一氧化层(如二氧化硅)，衬底10上是形成有一导体层11(如多晶硅)，并于导体层11上形成一暂置层(dummy layer)12。一实施例中，例如是沉积一暂置氧化层(dummy oxide layer)或其他材料于导体层11上。

[0061] 对暂置层12与下方导体层11的至少一部份进行图案化。一实施例中，例如是利用图案化光刻胶层(patterned PR)13对暂置层12与导体层11进行刻蚀，以形成多个沟道(trenches)14，如图1B所示。之后去除图案化光刻胶13。在此实施例中，沟道14是暴露出衬底10表面，但本发明并不仅限于此，在其他实施例中亦可图案化一部份的导体层11。对双图案工艺来说，至此是形成核心图案(core pattern)的反调图形(reverse tone)。

[0062] 如图1C所示，形成一第一介电层15并填入该多个沟道14处，以形成多个第一介电件15a、15b、15c、15d于该多个沟道14。实际制作时，例如是沉积第一介电层15于暂置层12上并填入该多个沟道14，再平坦化如回蚀(etch back)或化学机械抛光(CMP)第一介电层15至与暂置层12的表面实质上齐平即可。一实施例中，第一介电层15例如是一硬质掩模层(hardmask layer)，其材料例如是氮化层(nitrite layer)如SiN、或是其他材料。

[0063] 移除暂置层12，以裸露出第一介电件15a、15b、15c、15d的一部份，如图1D所示。一实施例中，暂置层12例如是暂置氧化物(dummy oxide)，可采用浸泡氢氟酸或干刻蚀等回蚀方法去除暂置层12。在此实施例中，移除暂置层12是暴露出导体层11的上表面11a，但本发明并不仅限于此。至此，第一介电件15a、15b、15c、15d可作为双图案工艺的核心图案(corepattern)。

[0064] 形成一第二介电层16于裸露出的第一介电件15a、15b、15c、15d上，并刻蚀第二介电层16以于裸露出的第一介电件15a/15b/15c/15d的两侧各形成一间隙壁(spacer)16′。实施例中，如图1E所示，等向性沉积第二介电层16于导体层11上并覆盖第一介电件15a/15b/15c/15d。之后对第二介电层16进行图案化(如刻蚀)，以裸露出第一介电件15a/15b/15c/
15d的顶面和导体层11的上表面11a，使第一介电件15a/15b/15c/15d的两侧表面处各形成一间隙壁(spacer)16′。一实施例中，第二介电层16例如是一硬质掩模层(hardmask layer)，其材料例如是氮化层(nitrite layer)如SiN、或是其他材料。第一介电层15和第二介电层16的材料可以相同或不同。

[0065] 依据该多个间隙壁16’对导体层11进行图案化，以于第一介电件15a/15b/15c/15d的两侧各形成一图案化导体部11′，如图1F所示。

[0066] 再者，作为双图案工艺的核心图案的第一介电件15a、15b、15c、15d可依实际应用工艺条件所需而保留于结构中或移除。

[0067] 根据上述工艺可获得一双图案(double pattern)结构。对于高度较高、或宽度较窄或深宽比(aspect ratio，深度h/宽度w)较大的图形而言，特别是3D立体堆栈半导体结构，在图案化工艺中容易发生倒塌。而利用本发明的双图案工艺，则可避免因图形过于细长而倒塌的问题，提高产品良率。一实施例中，图案化导体部11′的一深宽比(Aspect ratio，＝h/w)是在10或10以上，但本发明的应用并不仅限于以此深宽比。另外，若如图1F所示的两图案化导体部11′夹置第一介电件15a/15b/15c/15d，则结构更为坚固，在后续元件多道工艺中亦不易崩坏。

[0068] 图2A～图2C分别绘示三种3D立体堆栈半导体结构的剖面图。图2A～图2C中包括一顶导电层(top conductive layer)21t、多个导电层21和多个绝缘层232交错堆栈形成于衬底20上，且间隙壁26′形成于第一介电件25a/25b/25c两侧和形成于顶导电层21t上。图2A～图2C结构的工艺是类似于图1A～图1F的工艺，主要是将图1A中的单一导体层置换为如图2A～图2C所示的堆栈层。图2A中，第一介电件25a是贯穿堆栈层。图2B中，第一介电件25b是贯穿顶导电层21t。图2C中，第一介电件25c是贯穿顶导电层21t和下方的两层导电层21。图2B和图2C中，第一介电件仅局部贯穿堆栈层，使图案化后的顶导电层21t密度是下方第一介电件未贯穿的导电层密度的两倍。本发明并不特别限制第一介电件的实际贯穿位置，而是视实际应用时需形成双图案的位置而定，可以是如图2A～图2C所示的第一介电件25a/25b/25c或是其他变化的态样。

[0069] 本发明的双图案工艺除了如上述应用于单一层的导体层，亦可是立体交错堆栈的导电层和绝缘层。以下是提出其中一种3D存储器结构以及应用本发明的方法制作该3D存储器结构的流程。

[0070] 请同时参照图3A和图3B。图3A为依照本发明一应用例的三维存储器结构的上视图。图3B为依图3A的剖面线3B-3B所绘示的三维存储器结构的剖面示意图。其中，图3A和图3B例如分别呈现一xy平面和一zy平面。此实施例中，三维存储器结构是具有多个堆栈结构
31-34，垂直(如沿着z方向)形成于衬底30。如图3A所示，三维存储器结构例如是包括两相对(对向)交错设置的一第一指状堆栈件F1和一第二指状堆栈件F2。第一指状堆栈件F1至少包括一第一堆栈结构31和一第二堆栈结构32，两者例如是在xy平面上朝-x方向延伸；第二指状堆栈件F2至少包括一第三堆栈结构33和一第四堆栈结构34，两者例如是于xy平面上朝+x方向延伸，第三堆栈结构33是延伸于第一堆栈结构31和第二堆栈结构32之间，第二堆栈结构32是延伸于第三堆栈结构33和第四堆栈结构34之间。如图3B所示，第一至第四堆栈结构
31-34中，每个堆栈结构沿着z方向自底层往顶层依序包括一底部栅极(bottom gate)35、多个栅极(gate)31G/32G/33G/34G(作为字线)和多个栅极绝缘层(gate insulator)312/322/
332/342交错堆栈于底部栅极35上方、和两选择线(selectionlines)314/324/334/344和
315/325/335/345独立地位于栅极31G/32G/33G/34G的上方。各堆栈结构的底部栅极35是相互连接形成例如是一U形底部栅极35(U-shaped bottom gate，UBG)，以作为一通道栅极(pass gate)。同一堆栈结构的两选择线是分隔地和独立控制地位于栅极31G/32G/33G/34G的上方。实施例中，栅极和选择线是由导电材料制成，例如是重掺杂的多晶硅，选择线该层的厚度不限制地例如是大于各栅极层的厚度。实施例的三维存储器结构更包括电荷捕捉复合层(charge trappingmultilayers)36(例如是ONO复合层或ONONO复合层)，位于堆栈结构
31-34外围并延伸至底部栅极35上。电荷捕捉复合层36在两相邻堆栈结构之间例如是呈一U形剖面(图3B)。实施例的三维存储器结构更包括多个超薄通道(ultra-thin channels)
370、371、371′、372、372′、373、373′和374，位于电荷捕捉复合层36外侧和衬里式地位于该多个堆栈结构之间(linedbetween the stacked structures)。该多个超薄通道是于电荷捕捉复合层36外侧并向下延伸，两相邻堆栈结构的相对侧面的两个超薄通道(如371+371′、
372+372′、373+373′)构成一超薄U形通道。图3B中箭号表示电流在超薄U形通道中的流动方向。

[0071] 实施例中，各堆栈结构中的两条选择线为两条串行选择线(stringselection line，SSL)或是两条接地选择线(ground selection line，GSL)，且两相邻堆栈结构间的电荷捕捉复合层36分别与一条SSL和一条GSL对应连接。例如第一堆栈结构31的选择线314、315和第二堆栈结构32的选择线324、325例如是接地选择线GSL，则第三堆栈结构33的选择线334、335和第四堆栈结构34的选择线344、345是串行选择线SSL。而相邻的两堆栈结构例如第一堆栈结构31和第三堆栈结构33，其电荷捕捉复合层36(超薄通道371和371′旁)分别与一条接地选择线GSL(315)和一条串行选择线SSL(334)对应连接。相邻的一条串行选择线SSL和一条接地选择线GSL可作为对应超薄U形通道的一组开关，例如相邻的接地选择线GSL(315)和串行选择线SSL(334)可用以选择打开第一堆栈结构31和第三堆栈结构33之间的超薄U形通道(371+371′)。实施例中，各栅极31G/32G/33G/34G的厚度为一通道长度(channel length)Lch如图3B标示，通道宽度(channel width)Wch如图3A标示。实施例的三维存储器结构更包括多个字线选择器(Word line selectors，WLS)380、381、383′、382、382′、383、
383′和384，分别设置于第一至第四堆栈结构的各堆栈结构的尾端的两侧，并分别连接电荷捕捉复合层36。

[0072] 图4A～图4K绘示依照本发明第二实施例的一种3D存储器结构的制造方法的部份流程剖面图。如图4A所示，提供一衬底40，并于衬底40上形成有一复合式的堆栈层(类似图1A中的导体层11)，包括多个导电层41和多个绝缘层412交错堆栈形成于衬底40上，以及一顶导电层41t(之后形成选择线图案)和一底导电层41b(之后形成底部栅极图案)。并于堆栈层上形成一暂置层(dummy layer)42。例如是沉积一暂置氧化层(dummyoxide layer)或其他材料。

[0073] 对暂置层42与下方复合式的堆栈层的至少一部份进行图案化。此实施例中，形成一图案化光刻胶层(patterned PR)43于暂置层上42，如图4B所示。利用图案化光刻胶43对暂置层42与顶导电层(top conductivelayer)41t进行刻蚀，以形成多个沟道(trenches)44，如图4C所示。所形成的该多个沟道44是裸露出一顶绝缘层(top insulating layer)
412t。至此沟道44图案为自对准双图案工艺中核心图案的反调图形(reverse tone)。

[0074] 如图4D所示，移除图案化光刻胶层43。

[0075] 如图4E所示，形成一第一介电层45并填入该多个沟道44处，以形成多个第一介电件45a、45b、45c、45d于沟道44处。一实施例中，第一介电层45例如是一硬质掩模层(hardmask layer)，其材料例如是氮化层(nitrite layer)如SiN、或是其他材料。之后，平坦化第一介电层45如利用回蚀(etch back)或化学机械抛光(CMP)等方法，使第一介电层45至与暂置层42的表面实质上齐平，如图4F所示。其中，所形成的第一介电件45a、45b、45c、45d的底部是与顶绝缘层412t接触

[0076] 移除暂置层42，以裸露出第一介电件45a、45b、45c、45d的一部份和顶导电层41t的表面，如图4G所示。若使用暂置氧化物(dummy oxide)，可采用浸泡氢氟酸或干刻蚀等回蚀方法去除暂置层42。至此，突出的第一介电件45a、45b、45c、45d相当于此双图案工艺的核心图案(core pattern)。

[0077] 等向性的形成一第二介电层46于裸露出的第一介电件45a、45b、45c、45d上，以形成一间隙层(spacer layer)，如图4H所示。第二介电层46的材料例如是SiN或是其他材料。

[0078] 请同时参考图3A和图3B以及图4I和图4I′。图4I′为图4I的上视图。此实施例中，三维存储器结构更包括多个条层接线(layer contact lines)分别形成于第一指状堆栈件F1和一第二指状堆栈件F2的一侧的层接区域Ac，层接线例如是垂直字线(along y direction)的方向设置，层接在线有多个层接点(layer contacts)，分别与底部栅极、栅极和选择线的各层耦接，讯号可透过该多个层接点传送至对应的各层。在形成第二介电层46后，是沉积图案化光刻胶以覆盖如图4I′所示的两层接区域Ac以保护未刻蚀区域。之后，刻蚀第二介电层46以于裸露出的第一介电件45a/45b/45c/45d的两侧各形成一间隙壁(spacer)46′，如图4I所示。刻蚀后是裸露出第一介电件45a/45b/45c/45d的顶面和顶导电层41t的上表面。

[0079] 依据该多个间隙壁46′对下方堆栈层进行图案化，以形成多个堆栈结构垂直形成于衬底40上，并裸露出底导电层41b′的部份，其中第一介电件45a/45b/45c/45d的两侧各形成一图案化顶导电部(patterned topconductive portion)41t′，如图4J所示。图4J′为图4J的上视图。

[0080] 之后，移除层接区域Ac处的图案化光刻胶，和移除间隙壁46′与第一介电件45a/45b/45c/45d，如图4K所示。图4K′为图4K的上视图。此时的图案化顶导电部41t′即为第3A和
3B图中的选择线SSL/GSL。

[0081] 对照图3A和图3B，图4K中各堆栈结构包括：底导电层41b′作为底部栅极(bottom gate)35，其中各堆栈结构的底部栅极35是相互连接；导电层41和绝缘层412分别作为多个栅极31G/32G/33G/34G和多个栅极绝缘层312，是交错堆栈于底部栅极35上方；和两图案化顶导电部41t′作为两条选择线(selection lines)SSL/GSL分隔地位于栅极上方且独立控制。

[0082] 根据实施例所提出的此双图案工艺，所制得的图案化顶导电部41t′的密度是下方导电层41的密度的两倍。

[0083] 图4L～图4N-2绘示如图4A～图4K所示的3D存储器结构的后续部份工艺的剖面图。请同时参照图4L和图4L′。图4L′为图4L的上视图。于如图4K所示的步骤后，是可全面性覆盖一光刻胶51并图案化该光刻胶51以移除不需要的区域，如图4L′所示的各堆栈结构的末端。

[0084] 请同时参照图4M和图4M′。图4M′为图4M的上视图。之后进行刻蚀，移除各堆栈结构的末端不需要区域的导电层。移除后该多个不需要区域是裸露出衬底40，如图4M′所示。

[0085] 之后，移除光刻胶51。请同时参照图4N-1、图4N-2和图4N′。图4N′为图4N-1和图4N-2的上视图。图4N-1和图4N-2是分别为图4N′中沿剖面线N-1和N-2所绘示的剖面图。

[0086] 上述两实施例是以单一材料层作为暂置层12/42，但本发明并不以此为限制，实际应用时亦可根据工艺状况所需而采用两层或两层以上的材料层作为暂置层。图5A～图5F绘示依照本发明第三实施例的另一种3D存储器结构的制造方法的部份流程剖面图。第三实施例中与第二实施例相同的元件是沿用相同标号，且内容不再赘述。

[0087] 第三实施例和第二实施例工艺步骤极为类似。和第二实施例不同的是，第三实施例中暂置层42例如是包括一介电层420形成于顶导电层41t上和一氧化层421形成于介电层420上。介电层420的材料例如是氮化层(如SiN)，可与前述第一第二介电层材料相同或不同。在形成第一介电件45a、45b、45c、45d后，是移除氧化层421而裸露出介电层420(图5C)。
之后同样进行沉积间隙层46(图5D)，刻蚀间隙层46(图5E)和依间隙壁46′对下方介电层420进行图案化(图5F)等步骤。之后可再对下方堆栈层进行图案化(如图4J所示)和进行其他后续等相关工艺步骤，在此不再赘述。

[0088] 上述实施例所提出的半导体结构的制造方法仅为举例说明之用，通常领域知识者当可参考实施例和根据其领域的知识，适当的变化和调整实施例，本发明并不仅限于上述举例步骤。实施例利用间隙壁自对准双图案工艺(Spacer Self-Aligned Double-Patterning Process，SADP)对导体层的上部进行双图案制作，所制得的上部图案密度为下部图案密度的两倍。根据上述实施例，可迅速、简易且精确地完成双图案工艺，所制得的图案亦无崩坏之虞。此实施例的方法亦十分适合应用于尺寸日益微缩的三维存储器结构的制作上，以制得十分稳固的小尺寸三维结构。

[0089] 综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。