测试电路

摘要

本发明涉及测试电路。该测试电路包括：模拟信号发生器；模数转换器（ADC）；可配置数字信号发生器；以及评估电路。

权利要求

1.一种测试电路，包括：

模拟信号发生器（5），其被配置为根据时序参数来生成模拟输出信号(s5(t))；

模数转换器(ADC)(7)，其被配置为接收模拟输出信号，并且取决于模拟输出信号(s5(t))来生成第一数字输出信号(s7(k))；

可配置数字信号发生器(6)，其被配置为根据时序参数来生成至少一个第二数字输出信号(s6(k))，其中该可配置数字信号发生器(6)进一步被配置为接收至少一个调整信号(S83)，并且取决于至少一个调整信号(S83)来调整所述第二数字输出信号(s6(k))的偏移和幅度中的至少一个；

评估电路(8)，其被配置为从ADC(7)接收第一数字输出信号(s7(k))并且从所述可配置数字信号发生器(6)接收第二数字输出信号(s6(k))，比较第一数字输出信号(s7(k))和第二数字输出信号(s6(k))，并基于比较来确定ADC(7)的至少一个误差参数。

2.权利要求1的测试电路，

其中，模拟信号发生器(5)被进一步配置为接收第一控制信号(S81)，其中，所述可配置数字信号发生器(6)被进一步配置为接收第二控制信号(S82)，其中，评估电路(8)包括控制电路(81)，所述控制电路(81)被配置为接收所述第一数字输出信号(s7(k))，并且输出第一控制信号(S81)，并且其中，控制电路(81)被进一步配置为在校准例程中使得模拟信号发生器(5)生成模拟输出信号(s5(t))，以基于ADC(7)的输出信号来确定模拟输出信号(s5(t))的时序参数，并且取决于所确定的时序参数来设置第二控制信号(S82)。

3.权利要求2的测试电路，

其中，模拟信号发生器(5)被配置为生成具有第一信号波形或具有第二信号波形的输出信号(s5(t))，所述第一信号波形、第二信号波形中的每个都根据时序参数并且取决于第一控制信号(S81)，其中，控制电路(81)在校准例程中被配置为使得模拟信号发生器(5)生成具有第一信号波形的输出信号(s5(t))至少一次，并且使得模拟信号发生器(5)生成具有第二信号波形的模拟输出信号(s5(t))至少一次。

4.权利要求2的测试电路，其中，

控制电路(81)在校准例程中被配置为：

在至少一个第一时间周期期间并且在至少一个第二时间周期期间，计算ADC(7)的第一数字输出信号(s7(k))的平均值，在所述第一时间周期中模拟信号发生器(5)生成第一信号波形，在所述第二时间周期中模拟信号发生器生成第二信号波形，进一步生成第一信号波形和第二信号波形中的至少一个，并且评估至少一个第一和第二信号波形的开始与第一和第二信号波形中的至少一个达到平均值的时间之间的时间周期，取决于时间周期来生成时序参数。

5.权利要求2的测试电路，其中，

模拟信号发生器(5)包括：

具有串联连接的电阻器(111)和电容器(112)的RC电路，其中模拟信号发生器(5)的输出信号取决于跨越电容器(112)的电压；

第一电源端子和第二电源端子，所述第一电源端子被配置为接收第一电源电势，而所述第二电源端子被配置为接收第二电源电势；

耦合电路(161，162)，其被耦合到模拟信号发生器的控制输入端，并且被配置为取决于在控制输入端接收到的控制信号(S411，S412)来将第一电源端子或第二电源端子耦合到RC电路。

6.权利要求5的测试电路，其中，

耦合电路(161，162)被进一步配置为使得耦合电路取决于控制信号(S411，S412)来对RC电路的电容器预充电。

7.权利要求5的测试电路，其中，

控制电路(81)被配置为使得耦合电路(161，162)对电容器(112)预充电到第一电源电势。

8.权利要求5的测试电路，其中，

耦合电路包括：

第一多路器(161)，其具有耦合到第一电源端子的第一输入端、耦合到第二电源端子的第二输入端、以及输出端；

第二多路器(162)，其具有耦合到第一多路器的输出端的输入端、耦合到RC电路的输入端的第一输出端、以及耦合到RC电路的电容器(112)的第二输出端。

9.权利要求2的测试电路，其中，

可配置数字信号发生器(6)包括：

信号发生器(60)，其被配置为接收包括至少一个参数信号(S821至S823)的第二控制信号(S82)，并且取决于第二控制信号(S82)来生成第一数字信号(s61(k))，以及至少一个调整单元(64)，其被配置为接收第一数字信号(s61(k))以及包括至少一个调整参数的调整信号(S83)，并且被配置为输出第二数字信号(s62(k))，其中第一数字信号(s61(k))和第二数字信号(s62(k))形成第二数字输出信号(s6(k))。

10.权利要求9的测试电路，其中，

可配置数字信号发生器(6)包括第一调整单元(64)，所述第一调整单元(64)被配置为接收第一调整参数(S831)，并且被配置为调整第二数字信号(s62(k))的幅度。

11.权利要求9的测试电路，其中，

可配置数字信号发生器(6)包括第二调整单元(65)，其被配置为接收第一数字信号(s61(k))或者取决于第一数字信号(s61(k))的信号以及第二调整参数(S832)，并且被配置为调整第二数字信号(s62(k))的偏移。

12.权利要求10的测试电路，其中，

第二调整单元(65)被配置为将第二调整参数(S832)加到第一数字信号(s61(k))或者取决于第一数字信号(s61(k))的信号。

13.权利要求9的测试电路，其中，

可配置数字信号发生器(6)包括第三调整单元(66)，其被配置为接收第一数字信号(s61(k))或者取决于第一数字信号(s61(k))的信号以及第三调整参数(S833)，并且被配置为将第三调整参数(S833)加到第一数字信号(s61(k))或者取决于第一数字信号(s61(k))的信号。

14.权利要求9的测试电路，其中，

可配置数字信号发生器(6)包括第四调整单元(671，672)，其被配置为接收第四调整参数(S834)，并且调整第一数字信号(s61(k))。

15.权利要求14的测试电路，

其中，第四调整单元(671，672)被配置为将第四调整参数(S834)乘以至少一个参数信号(S821，S823)，生成乘法结果，并且其中，信号发生器(60)被配置为取决于该乘法结果来生成第二数字输出信号(s6(k))。

16.权利要求9的测试电路，

其中，可配置数字信号发生器(6)包括台阶检测器(68)，

其中，台阶检测器(68)被配置为接收第一数字信号(s61(k))和第二数字信号(s62(k))，检测第二数字信号(s62(k))的LSB的改变，并且输出台阶信号。

17.权利要求9的测试电路，其中，

评估电路(8)进一步包括调整电路(82)，所述调整电路(82)被配置为从可配置数字信号发生器(6)接收第一数字输出信号(s7(k))以及第一数字信号(s61(k))和第二数字信号(s62(k))中的一个，并且被配置为从其中生成调整信号(S83)。

18.权利要求16的测试电路，其中，

评估电路(8)进一步包括测试单元(83)，所述测试单元(83)被配置为接收台阶信号，从ADC(7)接收第一数字输出信号(s7(k))，并且从可配置数字信号发生器(6)接收第一数字信号(s61(k))和第二数字信号(s62(k))，并且被配置为从其中确定ADC(7)的INL误差和DNL误差中的至少一个。

19.一种用于测试模数转换器的方法，包括：

由模拟信号发生器(5)来根据时序参数来生成模拟输出信号(s5(t))；

由模数转换器(ADC)(7)来接收模拟输出信号，并且取决于模拟输出信号(s1(t))来生成第一数字输出信号(s7(k))；

由可配置数字信号发生器(6)来根据时序参数来生成至少一个第二数字输出信号(s6(k))，并且取决于至少一个调整信号(S83)来调整所述第二数字输出信号(s6(k))的偏移和幅度中的至少一个；

由评估电路(8)来比较第一数字输出信号(s7(k))和至少一个第二数字输出信号(s6(k))，并基于比较来确定ADC(7)的至少一个误差参数。

说明书

测试电路

技术领域

[0001] 本发明的实施例涉及一种测试电路，特别是涉及一种用于测试模数转换器的测试电路。

背景技术

[0002] 模数转换器(A/D转换器、ADC)被广泛用于多种不同的电子电路应用中，诸如微控制器。ADC用来将模拟输入信号转换为表示模拟输入信号的离散的或者数字输出信号。由于ADC制造工艺中不可避免的变化，在相同工艺中产生的ADC可能具有不同的参数，诸如偏移或增益。因此，在使用之前需要对ADC进行校准。

[0003] 可以通过使用特殊测试或者校准设备来校准ADC。然而这种测试设备很昂贵，并且需要在制造工厂中制造工艺的最后的校准。在片(on-chip)校准是不可能的，所述在片校准意指仅仅使用其所利用的电路对ADC的校准，或者制造处理之后的某个时间的再校准。

[0004] 此外，存在对已经校准的ADC进行测试的需要。

发明内容

[0005] 第一实施例涉及一种测试电路。该测试电路包括：模拟信号发生器，所述模拟信号发生器具有输出端，并被配置为根据时序参数，在输出端生成模拟输出信号；模数转换器(ADC)；可配置数字信号发生器；以及评估电路。

[0006] 该ADC包括连接到模拟信号发生器的输出端的输入端，以及输出端，并被配置为取决于模拟信号来生成第一数字输出信号。可配置数字信号发生器包括输出端，并被配置为根据时序参数，在输出端生成第二数字输出信号，该数字信号发生器被配置为接收至少一个调整信号，并被配置为取决于至少一个调整信号，调整数字信号的偏移和幅度中的至少一个。评估电路被配置为从ADC接收数字输出信号，以及从数字信号发生器接收第二数字输出信号，以比较第一数字输出信号和第二数字输出信号，并基于比较来确定ADC的至少一个误差参数。

附图说明

[0007] 现在将参考附图来解释示例。附图用于图示基本原理，使得仅图示了理解该基本原理所必需的方面。附图没有按比例绘制。在附图中，相同的参考字符表示同样的特征。

[0008] 图1图示了具有模拟信号发生器、模数转换器(ADC)、数字信号发生器和控制电路的信号生成电路的框图。

[0009] 图2图示了模拟信号发生器的第一实施例。

[0010] 包括图3A和3B的图3图示了模拟信号发生器的操作原理。

[0011] 图4图示了在校准例程期间的模拟信号发生器的输出信号。

[0012] 图5图示了在校准例程期间的模数转换器的输出信号。

[0013] 图6图示了根据第一实施例的数字信号发生器。

[0014] 图7图示了包括模拟信号发生器、ADC、可配置数字信号发生器和评估单元的测试电路的框图。

[0015] 图8图示了数字信号发生器的一个实施例。

[0016] 图9图示了包括在数字信号发生器中的第一调整单元的操作原理。

[0017] 图10图示了评估单元的实施例。

[0018] 图11图示了理想的和不理想的ADC的特性曲线。

具体实施方式

[0019] 在下面的具体实施方式中，参考附图，在所述附图中通过图示在其中本发明可以实施的特定实施例被示出。要被理解的是，这里所述的各种示例性实施例的特征可以彼此结合，除非另外特别指出。

[0020] 图1图示了信号生成电路的第一实施例。该信号生成电路包括具有输出端和控制输入端的模拟信号发生器1。模拟信号发生器1被配置为根据时序参数在输出端生成模拟输出信号s1(t)，并被配置为在控制输入端接收控制信号S41。信号生成电路还包括模数转换器(ADC)3，其包括耦合到模拟信号发生器1的输出端的输入端，以从模拟信号发生器1接收模拟输出信号s1(t)。ADC3还包括输出端，并被配置为生成数字(离散)输出信号s1(k)。数字输出信号s1(k)包括信号值序列，其取决于在ADC3的输入端接收的模拟信号s1(t)。

[0021] 信号生成电路还包括可配置数字信号发生器2，所述可配置数字信号发生器2包括控制输入端和输出端，并被配置为根据在控制输入端接收的信号参数S42，来在输出端生成数字(离散)输出信号s2(k)。控制电路4包括耦合到ADC3的输出端的输入端、耦合到模拟信号发生器1的控制输入端的第一控制输出端、以及耦合到数字信号发生器2的控制输入端的第二控制输出端。控制电路4在第一输出端生成针对模拟信号发生器1的第一控制信号S41，以及在第二输出端生成针对数字信号发生器2的第二控制信号S42。在校准例程中，控制电路4被配置为使模拟信号发生器1生成输出信号，以基于在控制电路的输入端接收的ADC3的输出信号s1(k)，来确定模拟输出信号s1(t)的时序参数，以及取决于所确定的模拟信号发生器1的时序参数，来设置数字信号发生器2的信号参数S42。

[0022] 图1的信号生成电路是自校准电路，在其中数字信号发生器2生成数字输出信号s2(k)，所述数字输出信号s2(k)具有与模拟信号发生器1的模拟输出信号s1(t)相同的时序参数或相同的时序行为。如从以下说明中变得显而易见的那样，控制电路4被配置为评估模拟输出信号s1(t)的时序参数，而不取决于ADC3的可能变化的参数，诸如偏移或增益。因此，这些参数的变化不影响时序参数的评估。因此，图1的信号生成电路适于在测试ADC的测试电路中采用，诸如图1的ADC。在这个测试电路中，ADC3的输出信号s1(k)可以与数字信号发生器2的输出信号s2(k)相比较，以便校准该ADC3。

[0023] 根据一个实施例，模拟信号发生器1被配置为取决于从控制电路4接收的控制信号S41，来生成具有第一信号波形或者具有第二信号波形的模拟输出信号s1(t)。第一和第二信号波形中的一个包括输出信号s1(t)的上升沿，而第一和第二信号波形中的另一个包括输出信号s1(t)的下降沿。第一和第二信号波形都是根据时序参数生成的。

[0024] 图2图示了模拟信号发生器1的第一实施例。参考图2，模拟信号发生器1包括RC电路11，该RC电路11具有电阻器111和电容性存储元件112，其串联连接在RC电路11的输入端12和针对参考电势GND的端子之间。RC电路11还包括耦合到模拟信号发生器1的输出端的输出端13，用于提供模拟输出信号s1(t)。RC电路13的输出端是与电阻器111和电容性存储元件112共用的电路节点。在这个实施例中，输出信号s1(t)对应于跨过电容性存储元件112的电压。

[0025] 参考图2，模拟信号发生器1还包括第一电源端子18，所述第一电源端子18被配置为接收第一电源电势，以及第二电源端子19，所述第二电源端子19被配置为接收第二电源电势。在图2中所图示的实施例中，在第一电源端子18的第一电源电势Uref是由连接在第一电源端子18和针对参考电势GND的端子之间的电源电压源14所提供。在这个实施例中，第二电源端子19被连接到针对参考电势GND的端子。为了解释的目的，假定第一电源电势相对于参考电势GND为正电势。可选地，放大器或者缓冲器17被连接到第一电源端子18。根据一个实施例，可选放大器或缓冲器17的增益是1(一)。

[0026] 模拟信号发生器1还包括第一多路器(multiplexer)161，所述第一多路器161具有耦合到第一电源端子18的第一输入端子、耦合到第二电源端子19的第二输入端子、并且具有输出端。可选缓冲器17被连接在第一电源端子18和第一多路器161的第一输入端之间。第二多路器162具有耦合到第一多路器161的输出端子的输入端子、耦合到RC电路11的输入端12的第一输出端子、以及通过RC电路11的输出端13耦合到电容性存储元件112的第二输出端子。具有小于RC电路11的电阻器111的电阻的电阻的可选电阻器15被耦合在第二多路器
162的第二输出端和电容性存储元件112之间。在模拟信号发生器1的某个操作模式下，该另外的电阻15仅用来限制流进电容性存储元件112的电流的幅度。

[0027] 第一和第二多路器161、162通过控制信号S41受控于控制电路(图1中的4)。在这个实施例中，控制信号S41包括两个子信号，也就是控制第一多路器161的第一子信号S411，以及控制第二多路器162的第二子信号S412。

[0028] 在控制电路4的控制下，模拟信号发生器1被配置为生成模拟输出信号s1(t)，其具有包括上升沿的第一信号波形，或者具有包括下降沿的第二信号波形。为了生成第一信号波形，RC电路11的电容性存储元件112被预充电以具有第一开始电压，并且接着被充电，使得跨越电容性存储元件112的电压以及因此输出信号s1(t)增大。为了生成第二信号波形，电容性存储元件112被预充电以具有第二开始电压，并且接着被放电，使得跨越电容性存储元件112的电压以及输出信号s1(t)减小。第一开始电压低于第二开始电压。根据一个实施例，第一开始电压为零，而第二开始电压对应于电源电压Uref。

[0029] 以下参考图3A和3B来解释模拟信号发生器1的操作原理。图3A和3B示出了对应于图2的框图的框图，并且还示出了在模拟信号发生器1的不同操作模式下，通过第一和第二多路器161、162的信号路径。

[0030] 图3A图示了模拟信号发生器1用于生成第一信号波形(具有上升沿)的操作原理。在生成具有上升沿的第一信号波形之前，通过经由第一和第二多路器161、162以及可选的另外的电阻器15将电容性存储元件112连接到第二电源端子19，电容性存储元件112在第一预充电模式下被预充电到第一开始值。在这种情况下，第一开始电压是零(0)。在第一预充电模式下，控制电路4控制第一多路器161将第二输入端子连接到输出端，并控制第二多路器
162将输入端连接到第二输出端。图3A中以虚线图示了第一预充电模式下通过多路器161、
162的信号路径。

[0031] 在已经预充电电容性存储元件112之后，通过第一和第二多路器161、162将RC电路11的输入端12耦合到第一电源端子18，在模拟信号发生器1的充电模式下生成第一信号波形。在这个操作模式下，控制电路4控制第一多路器161将第一输入端子连接到输出端，并控制第二多路器162将输入端连接到第一输出端。在图3A中以虚线图示了在这个操作模式下通过第一和第二多路器161、162的电流路径。在这个操作模式下，通过电阻器111由电源电压源14对电容性存储元件112充电。在这个操作模式下(在其中电容性存储元件112被充电以致生成第一信号波形)，该输出信号s1(t)可以被如下表示：

[0032]

[0033] 其中，Uref是电源电压源14所提供的电源电压，t0是RC电路11被连接到第一电源端子18的时间，R是电阻器111的电阻值，C是电容性存储元件112的电容值，并且t是时间变量。

[0034] 参考图1，上升沿的斜率取决于是时间参数，也就是RC电路11的时间常量τ＝RC。在附图中，tau表示时间常量τ。

[0035] 图3B图示了模拟信号发生器1用于生成第二信号波形(具有下降沿)的操作原理。在生成具有下降沿的第二信号波形之前，通过经由第一和第二多路器161、162以及可选的另外的电阻器15，将电容性存储元件112连接到第一电源端子18，电容性存储元件112在第二预充电模式下被预充电到第二开始电压。在这种情况下，第二开始电压对应于电源电压Uref。
在这个操作模式下，控制电路控制第一多路器161将第一输入端子连接到输出端，并控制第二多路器162将输入端连接到第二输出端。图3B中以虚线图示了在预充电阶段期间通过多路器161、162的信号路径。

[0036] 在已经预充电电容性存储元件112之后，通过第一和第二多路器161、162将RC电路11的输入端12耦合到第二电源端子19，在模拟信号发生器的放电模式下，生成第二信号波形。在这个操作模式下，控制电路4控制第一多路器161将第二输入端子连接到输出端，并控制第二多路器162将输入端子连接到第一输出端。在图3B中以虚线示图示了在这个操作模式下通过第一和第二多路器161、162的电流路径。在这个操作模式下，通过电阻器111，电容性存储元件被放电。在这个操作模式下，在其中电容性存储元件112被放电以致生成第二信号波形，该输出信号s1(t)可以被如下表示：

[0037]

[0038] 其中，Uref是电源电压源14所提供的电源电压，t1是RC电路11被连接到第一电源端子18的时间，R是电阻器111的电阻值，C是电容性存储元件112的电容值，并且t是时间变量。

[0039] 图4示意性图示了输出信号s1(t)关于时间t的时序图。输出信号s1(t)的幅度归一化到Uref，并且时间t归一化到时间常量T。图4所图示的是具有第二预充电阶段、具有在时间t1开始的下降沿的第二信号波形、第一预充电阶段和具有上升沿的第一信号波形的序列，在所述第二预充电阶段中电容性存储元件被充电到电源电压Uref，在所述第一预充电阶段中电容性存储元件112被放电。在图4中所图示的实施例中，当输出信号s1(t)已经下降到第一值，也就是低于0.5倍的Uref时，第二信号波形(具有下降沿)结束。这个第一值例如是在0.4倍的Uref到0.49倍的Uref之间。当输出信号s1(t)已经达到第二值，也就是大于0.5倍的Uref时，第一信号波形结束。这个第二值例如是在0.51倍的Uref到0.6倍的Uref之间。如从以下说明显而易见的那样，具有在0到0.5倍的Uref之间的幅度的第一信号波形，以及具有在Uref到大约0.5倍的Uref之间的幅度的第二信号波形，足以确定模拟输出信号s1(t)的时序参数。在这个实施例中，这个时序参数是RC电路的时间常量τ(tau)。参考图4，生成一个第一信号波形以及一个第二信号波形所需的时间小于2·τ(2倍τ)

[0040] 在图4中所图示的实施例中，在第一信号波形之前生成第二信号波形。然而，这仅仅是实施例。也可以改变这两个波形生成的顺序。

[0041] 图5示意性图示了ADC3的输出信号s1(k)，其源于在ADC的输入端接收的模拟输出信号s1(t)的第一信号波形和第二信号波形。在图5中，曲线101表示源于具有上升沿的第一信号波形的ADC输出信号s1(k)，而曲线102表示源于具有下降沿的第二信号波形的ADC3的ADC输出信号s1(k)。这些波形将被分别称为第一ADC信号波形和第二ADC波形。该ADC是m位ADC，使得ADC输出信号的信号值可以在0到2m-1之间变化。根据一个实施例，m＝6。在这种情况下，信号值在0到63之间变化。

[0042] 图5的第一和第二ADC信号波形的时间尺度被归一化到τ(tau)，并且被画为每个都在0处开始(虽然在模拟信号s1(t)中，第一和第二信号波形当然是依次生成的)。参考图5，第一ADC信号波形101在s1(0)＝0处开始，并根据指数曲线增大。在ADC没有偏移和增益误差的情况下，第二ADC信号波形在s1(0)＝2m-1处开始，并根据指数波形减小。在非理想ADC的情况下，也就是ADC具有偏移误差和增益误差中的至少一个的情况下，第二信号波形在值s1(0)处开始，也就是接近理想情况下的开始值s1(0)。

[0043] 控制电路4被配置为根据第一AC信号波形和第二AC信号波形中ADC输出信号s1(k)的信号值，来确定时间常量τ＝RC。为此，控制电路4首先控制模拟信号发生器1生成具有一个第一信号波形和一个第二信号波形的信号序列，诸如图4中所所示。为了解释的目的，假定生成第一信号波形所达的时间持续时间，等于生成第二信号波形所达的时间持续时间，当电容器112已经完全放电到零时，开始生成第一信号波形，当电容器112已经完全充电到对应于电源电压Uref的电压时，开始生成第二信号波形。控制电路接着基于在生成第一信号波形的第一时间周期以及在生成第二信号波形的第二时间周期期间的ADC3的输出信号s1(k)，来计算平均值s1M。也就是，控制电路基于输出信号s1(k)的信号值来计算平均值，所述输出信号s1(k)包括如图4中所图示的具有第一信号波形和第二信号波形的序列。

[0044] 当采用没有偏移误差且没有增益误差的ADC3时，这个计算的结果是对应于当施加0.5·Uref的输入信号到ADC的输入端时所获得的数字值。例如，当采用具有最大输出值为
64的6位ADC时，所计算到的平均值将是32。在图5中这个平均值被图示为曲线103。然而，当ADC包括偏移误差和/或增益误差时，所计算的平均值是对理想平均值的偏移，例如图4中由曲线104所图示。然而，这种偏移并不影响如以下将要解释的那样的时间常量τ(tau)的计算。

[0045] 计算平均值s1M后，控制电路4计算第一和第二ADC信号波形之一的开始时间与当对应波形达到所计算的平均值s1M的时间之间的时间周期Tτ。

[0046] 根据一个实施例，计算时间周期Tτ包括计算四个时间周期。在第一信号波形101中，计算第一时间周期和第二时间周期。第一时间周期Tτ1是第一信号波形开始的时间(也就是前面提供的解释中的时间t0)和第一信号波形101达到小于所计算的平均值s1M的最高值的时间之间的时间周期。第二时间周期Tτ2是第一信号波形开始的时间和第一信号波形101达到高于所计算的平均值s1M的最小值的时间之间的时间周期。在第二信号波形102中，计算第三时间周期和第四时间周期。第三时间周期Tτ3是第二信号波形开始的时间(也就是前面提供的解释中的时间t1)和第二信号波形102达到高于所计算的平均值s1M的最小信号值的时间之间的时间周期。第四时间周期Tτ4是第二信号波形开始的时间和第二信号波形102达到小于所计算的平均值s1M的最大信号值的时间之间的时间周期。时间周期Tτ被计算为四个时间周期的平均值，使得：

[0047]

[0048] 根据这个时间周期Tτ，时间常量可以被如下计算：

[0049]

[0050] 可以示出的是，通过这种方法获得的时间常量τ(tau)是取决于ADC的偏移误差或增益误差。在等式(3)中，Tτ除以ln(0，5)通过使用等式(1)和(2)可以容易地解释。在两种情况下，也就是在第一信号波形的情况下，以及在第二信号波形的情况下，ln(0，5)·τ是相应信号波形的开始和相应信号波形等于0.5·Uref的时间之间的时间周期，也就是[0051]

[0052] 0.5·Uref是根据等式(1)的第一信号波形的信号值与根据等式(2)的第二信号波形的信号值的和的平均值。这个平均值由通过图5中曲线104所表示的计算得到的平均值s1M来表示。在等式(5)中，uOFFSET表示偏移误差，而g表示ADC的增益。如从公式(5)可以看出的那样，时间常量τ的计算独立于偏移和增益。

[0053] 图6图示了受控于控制电路4以致根据模拟信号发生器1的时间常量τ来生成数字输出信号s2(k)的数字信号发生器2的第一实施例。参考图6，数字信号发生器2包括寄存器21、乘法器22以及加法器23。加法器23的输出被反馈回寄存器21的输入端。寄存器21的输出端被耦合到乘法器22，所述乘法器22将寄存器21的输出乘以常量信号值r。加法器23将常量值2·uSTOP/(1+a)增加到寄存器的输出信号上。在图6中，寄存器21的开始值uSTART、常量值r以及增加到乘法器22的输出信号的常量值2·uSTOP/(1+a)从控制电路4接收。在图6中，信号S421、S422、S423表示控制电路4的信号S42的子信号，而这些子信号包括信号参数。

[0054] 图6的数字信号发生器2以如下的时钟方式操作。在第一时钟周期(其可以被称为初始化周期)，开始值uSTART被馈到寄存器21。在第二时钟周期，存储在寄存器21中的值被乘以常量r，常量值2·uSTOP/(1+a)被增加到通过乘法获得的值，并且结果被存储在寄存器21中。在随后的每个时钟周期中，重复第二时钟周期中执行的操作，也就是，寄存器21的常量乘以r、乘法过程的结果加上常量值2·uSTOP/(1+a)、并将加法器23的输出信号反馈到寄存器21的过程在第二时钟周期之后的每个时钟周期被重复。

[0055] 根据控制电路4，提供给数字信号发生器2的参数如下：

[0056]

[0057]

[0058] 其中，τ是计算的时间常量，而T2是数字信号发生器的一个时钟周期的持续时间。数字信号发生器2的时钟周期与ADC3的时钟周期同步。为此，参考图1，ADC和数字信号发生器从时钟发生器(图1中未示出)接收相同的时钟信号CLK。

[0059] 取决于要生成数字输出信号s2(k)的上升沿还是要生成数字输出信号s2(k)的下降沿，开始值uSTART和结束值uSTOP是不同的。在上升沿的情况下：

[0060] uSTART＝0  (7a)，

[0061]

[0062] 在下降沿的情况下：

[0063] uSTART＝1  (8a)，

[0064] uSTOP＝0  (8b)。

[0065] 在已经执行校准过程之后，控制电路4被配置为同步控制模拟信号发生器1和数字信号发生器2生成具有相应波形的输出信号，例如控制电路4控制模拟信号发生器1和数字信号发生器2生成具有相应波形的模拟和数字输出信号s1(t)和s2(k)。例如，控制电路4控制模拟信号发生器1生成具有包括上升沿的第一信号波形的模拟输出信号s1(t)，而同步控制数字信号发生器2生成具有上升沿的数字输出信号s2(k)。通过控制电路4所提供的控制信号S41、S42，模拟信号发生器1和数字信号发生器2可以如之前在这里所解释的那样被控制。模拟信号发生器1的模拟输出信号s1(t)和数字输出信号s2(k)具有相同的时序行为，因为数字信号发生器2已经通过使用模拟信号发生器1的时间常量被校准。当ADC3是不包括偏移误差也不包括增益误差的理想ADC时，ADC3的数字输出信号s1(k)对应于数字信号发生器的数字输出信号s2(k)。然而，当ADC3不是理想的，并且包括偏移误差和增益误差之一时，数字信号发生器2的数字输出信号s2(k)可以被用来确定发生在ADC中的误差，并可以被用来校准ADC3。

[0066] 图1的信号生成电路可以以许多不同的方式实现。根据一个实施例，模拟信号发生器1、数字信号发生器2、控制电路4和ADC3在公共半导体芯片中实现。根据另外的实施例，控制电路4在一个半导体芯片中实现，并且信号生成电路的其它元件在另外的半导体芯片中实现。控制电路4可以用微处理器、CPU来实现，或者甚至可以被实现为ASIC(专用集成电路)。

[0067] 图2的模拟信号发生器和图6的数字信号发生器的框图图示了这些信号发生器的功能性，而不是它们特定的实施方式。这些信号发生器可以通过使用常规的集成电路设备或分立电路器件来以许多不同的方式来实现。

[0068] 图7图示了用于测试模数转换器(ADC)的测试电路的一个实施例。测试电路包括模拟信号发生器5，所述模拟信号发生器5包括输出端，并被配置为根据输出端的时序参数来生成输出信号s5(t)。测试电路还包括要被测试的ADC7。ADC7包括连接到模拟信号发生器5的输出端的输入端，以及输出端。ADC7被配置为取决于模拟输入信号s5(t)来生成第一数字输出信号S7(k)。测试电路还包括可配置数字信号发生器6，所述可配置数字信号发生器6包括输出端，并被配置为根据模拟输出信号S5(t)的时序参数来生成第二数字输出信号。数字信号发生器被配置为接收至少一个调整信号S83，并被配置为取决于至少一个调整信号来调整数字输出信号s6(k)的偏移和幅度中的至少一个。评估电路8接收来自ADC的第一数字输出信号s7(k)，以及来自数字信号发生器6的第二数字输出信号s6(k)。评估电路8被配置为比较第一数字信号s7(k)和第二数字信号s6(k)，并被配置为基于比较来确定ADC7的至少一个误差参数。

[0069] 被配置为根据数序参数来生成模拟输出信号s5(t)的模拟信号发生器5可以像参考图1和2所解释的模拟信号发生器1一样来实现。模拟信号发生器1从评估电路8接收控制信号S81。这个控制信号S81可以对应于参考图1和2所解释的控制信号S41，并被用来控制模拟信号发生器5生成具有包括上升沿的第一信号波形或者包括下降沿的第二信号波形的输出信号s5(t)。

[0070] 数字信号发生器6生成第二数字信号s6(k)所根据的时序参数取决于从评估电路8接收的信号参数S82。评估电路8可以包括控制电路，所述控制电路对应于之前参考图1到6解释的控制电路4。在校准例程中，包括在评估电路8中的控制电路被配置为基于第一数字信号s7(k)来确定模拟输出信号s5(t)的时序参数，并根据之前参考图1到6解释的方法来调整信号参数S82。参考之前提供的解释，取决于生成具有第一信号波形信号还是具有第二信号波形的模拟信号s5(t)和相应的第二数字信号s6(k)，信号参数S82可以变化。

[0071] 图8图示了数字信号发生器6的一个实施例。信号发生器包括信号生成单元60，所述信号生成单元60像图6的信号发生器2那样实现，并且包括寄存器61、连接寄存器61下游的乘法器62、以及连接乘法器62下游的加法器63。加法器63的输出端被反馈到寄存器61的输入端。信号发生器6接收三个信号参数S821、S822、S823，所述三个信号参数S821、S822、S823分别对应于信号参数S421、S422、S423，如参考图6所解释。第一和第三信号参数S821、S823可以以以下在这里更详细解释的方式被修改。取决于第一信号参数S821的修改后的第一信号参数S821’由寄存器61接收，而取决于第三信号参数S823的修改后第三信号参数S823’由加法器63接收。

[0072] 信号生成单元60取决于第一、第二和第三信号参数S821、S822、S823来生成数字输出信号s61(k)。这个输出信号s61(k)，像之前在这里所解释的数字信号s2(k)一样，是一种时钟信号，所述时钟信号随着每个时钟周期改变其信号值。时钟周期由数字信号发生器6和ADC7接收的外部时钟信号CLK(图7中示意性图示)来定义。

[0073] 模拟信号发生器5和数字信号发生器6可以被同步，以生成模拟输出信号s5(t)和数字信号s61(k)(具有第一信号波形或者第二信号波形)，使得具有相同时序行为的模拟信号s5(t)和数字信号s61(k)在同时开始生成。图8的数字信号发生器6输出两个数字信号，也就是如由信号生成单元60所生成的数字信号s61(k)(以下被称为第一数字信号)、以及第二数字信号s62(k)，所述第二数字信号s62(k)是第一数字信号s61(k)的修改(调整)版本。为了从第一数字输出信号s61(k)生成第二数字输出信号s62(k)，数字信号发生器6包括调整电路。该调整电路被配置为调整第二数字输出信号s62(k)的幅度和偏移中的至少一个。

[0074] 参考图8，第一调整单元64接收第一数字信号s61(k)。这个第一调整单元用来将第二输出信号s62(k)的幅度调整到ADC输出信号s7(k)的幅度。以下参考图9解释这个第一调整单元64的操作原理。

[0075] 为了解释的目的，假定信号生成单元60生成第一输出信号s61(k)作为具有q位长度的数字字(代码)的序列，其中单独的数字字的值在0到1之间，特别是在0到1-2-q之间。为了解释的目的，进一步假定ADC7是p位ADC，使得第一数字输出信号s7(k)包括每个具有p位的数字字(代码)的序列，其中p≤q。第一输出信号s7(k)的单独的数字字的信号值在0到2p-1之间。为了改编数字信号s61(k)的幅度(该幅度在0到1之间)到数字ADC输出信号s7(k)的幅度(该幅度在0到2p-1之间)，第一调整单元64可以简单地执行如图9中所图示的位移操作。在图9中，s61(i)表示数字信号s61(k)所表示的数字字的序列的任意数字字。在图9中所图示的实施例中，q＝8。图9中所图示的二进制数字字是0.110110012，其对应于十进制值
0.8476562510(＝1·2-1+1·2-2+0·2-3+1·2-4+1·2-5+0·2-6+0·2-7+1·2-8)。

[0076] 通过简单地将逗点向右移动q个位置，可以获得第二输出信号s62(i)的对应数字字，其中在图9中所图示的实施例中q＝4。最终得到的数字字是1101.10012，其对应于十进制值13.5625(＝1·23+1·22+0·21+1·20+1·2-1+0·2-2+0·2-3+1·2-4)。参考图9解释的位移操作由第一调整单元64执行。参数p是通过第一调整单元64从评估单元8接收的第一调整参数S831来定义的。这个参数p取决于要被测试的ADC的特定类型。

[0077] 参考图8，调整电路还包括第二调整单元65，其被配置为调整第二输出信号s62(k)的偏移。第二调整单元65被连接到第一调整单元64下游，并被配置为将第二调整参数S832加到第一调整单元64的输出信号。第二调整参数S832表示ADC7的偏移。

[0078] 参考图8，调整电路还包括可选第三调整单元66(以虚线图示)，其从评估单元8接收第三调整参数S833。该第三调整参数S833可以假定两个不同参数值之一，也就是0或者0.5。这个值取决于要被测试的ADC7的类型。当ADC7是“真零点上升(true zero riser)”类型的ADC时，第三调整参数S823是0.5倍的LSB，而当ADC7是“非真零点上升(non true zero riser)”类型的ADC时，第三调整参数S823是0。

[0079] 虽然在图8的实施例中，第三调整单元66是在第二调整单元65的下游，但是第二和第三调整单元65、66的位置也可以改变，使得第二调整单元65可以在第三调整单元66的下游。

[0080] 参考图8，第四调整单元67从评估电路8接收第四调整参数S834。第四调整参数824表示ADC7的增益误差，并将表示寄存器61的开始值的第一参数信号S821和第二参数信号S823乘以第四调整参数S834。第四调整单元67包括第一乘法器671以及第二乘法器672，所述第一乘法器671将第一参数信号S821乘以第四调整参数S834，所述第二乘法器672将第三参数信号S823乘以第四调整参数S824。

[0081] 图10图示了评估电路8的一个实施例。图8的评估电路包括控制电路81，其可以对应于图1的控制电路4，并接收数字ADC输出信号s7(k)和数字信号发生器6的第一数字输出信号s61(k)，并生成由模拟信号发生器5接收的控制信号S81和信号参数S82(所述信号参数S82包括子参数S821、S822、S823)，以控制模拟信号发生器5和数字信号发生器6。

[0082] 评估电路8还包括调整电路812，所述调整电路812接收ADC输出信号S7(k)以及第一数字输出信号s61(k)(如所图示)或者第二数字输出信号s62(k)(未图示)，并被配置为生成调整信号S83(具有图8中所图示的子信号S831至S834)。

[0083] 除了偏移误差和增益误差，诸如图7的ADC7之类的ADC可能包括非线性。可能发生的非线性在图11中被图示。图11图示了为不受制于非线性的ADC的理想ADC的传输特性以及受制于非线性的ADC的传输特性。在图11中，以实线图示了理想ADC的传输特性，同时在图11中，以虚线图示了非理想ADC的传输特性。参考图11，ADC的传输特性示出了ADC的输出信号，诸如图7的ADC7的输出信号s7(k)，其取决于输入信号，诸如图7的模拟输入信号s5(t)。传输特性包括多个台阶，而每个台阶都具有相同的高度。在理想ADC中，单独的台阶具有相同的宽度，其中宽度取决于ADC的分辨率。通常，台阶宽度由最大输出信号除以2p给出，其中p是ADC输出信号s7(k)的数字字的长度。在受制于非线性的ADC中，单独的台阶的宽度可以变化。台阶宽度的这种变化导致两种误差，称为微分非线性(DNL)误差和积分非线性(INL)误差。传输特性的每个台阶都有分配到其上的INL误差和DNL误差。INL误差是在理想传输特性转变发生之处的输入信号值和在非线性传输特性的相应转变发生之处的输入信号值之间的差。发生在传输特性中的最大INL误差是ADC的INL误差。DNL误差是理想传输特性的一个台阶的宽度和非理想传输特性的相应台阶的宽度之间的差。发生在传输特性中的最大DNL误差是ADC的DNL误差。

[0084] 参考以上解释，评估电路8可以被配置为使模拟信号发生器5生成具有给定时序参数并且具有下降沿或上升沿的模拟信号s5(t)，并使数字信号发生器6生成具有相应时序参数的相应的数字输出信号s61(k)、s62(k)。特别地，第二输出信号s62(k)不仅仅取决于时序参数，在生成第二输出信号s62(k)中，数字信号发生器6已经考虑到第一调整单元64中的ADC7的分辨率、第二调整单元65中的ADC7的偏移、可选的第三调整单元66中的ADC7的类型(真零点上升，或者非真零点上升)、以及第四调整单元671、672中的ADC7的增益。因此，在ADC具有偏移误差和增益误差但是没有INL和DNL误差的那些情况下，第二输出信号s62(k)对应于ADC的输出信号s7(k)。因此，通过适当地评估数字信号发生器的第二输出信号s62(k)和ADC7的输出信号s7(k)，ADC的INL和DNL误差可以被确定。为此，评估电路8包括测试单元83。测试单元83接收ADC输出信号s7(k)、数字信号发生器6的第一和第二输出信号s61(k)、s62(k)以及台阶信号T[s6(k)]。

[0085] 台阶信号由数字信号发生器6中的台阶检测器所提供。台阶检测器接收第一输出信号s61(k)和第二输出信号s62(k)，并检测每当s62(k)所表示的信号值被递增1。参考图9，s62(k)所表示的每个数据字包括整数部分(在逗点之前的部分)和非整数部分(在逗点之后的部分)。台阶检测器68检测整数部分的LSB的改变，这意味着表示20的位的改变。令s62(j)为LSB改变之处的数据字，那么台阶检测器68的输出信号是第一输出信号s61(k)的对应信号值，其是s61(j)。例如，当s62(j)＝1011.0000时，那么台阶检测器68输出的相应数据字是0.10110000。台阶检测器68的输出T(k)是常量，直到s62(k)的整数部分的LSB的下一次改变发生。

[0086] 在该模式下，模拟信号发生器生成具有上升沿或者下降沿的模拟信号s5(t)。仅仅为了解释的目的，假定模拟信号s5(t)具有上升沿。在这种情况下，ADC输出信号s7[k]是每个具有p位长度的数据字的序列。根据一个实施例，新的数据字通过ADC随着时钟信号CLK的每个时钟周期输出。由于模拟信号s5(k)增大，数据字表示的信号值递增。该值递增的速度，也就是数据字的LSB改变的速度，取决于模拟信号s5(t)的斜率。

[0087] 测试电路83接收ADC输出信号s7(k)，并检测数据字的LSB改变的时间，其就是数据字递增的时间。测试电路83还接收第一输出信号s61(k)和台阶信号T(k)。令j为数据字s7(k)的LSB改变的时间，那么s61(j)表示在那时的ADC的输入信号，T(j)表示在LSB的改变应该发生时ADC的正确的(理想的)输入信号。根据这三个值，可以确定INL误差和/或DNL误差。