一种半导体封装结构及其制作方法，半导体封装结构包括：一芯片单元、一封装单元及一电极单元。芯片单元包括至少一半导体芯片，具有一顶面、一底面及一连接于顶面与底面之间的围绕侧面，且半导体芯片的底面上具有一第一导电焊垫及一第二导电焊垫。封装单元包括一覆盖半导体芯片的顶面与围绕侧面的封装体。封装体的两个相反侧端上分别具有一第一侧端部及一第二侧端部。电极单元包括一包覆封装体的第一侧端部的第一电极结构及一包覆封装体的第二侧端部的第二电极结构。第一电极结构与第二电极结构彼此分离一预定距离，且第一电极结构与第二电极结构分别电性接触第一导电焊垫与第二导电焊垫。
一芯片单元，所述芯片单元包括至少一半导体芯片，其中至少一所述半导体芯片具有一顶面、一背对于所述顶面的底面、及一连接于所述顶面与所述底面之间的围绕侧面，且至少一所述半导体芯片的所述底面上具有一第一导电焊垫及一第二导电焊垫；
一封装单元，所述封装单元包括一覆盖至少一所述半导体芯片的所述顶面与所述围绕侧面的封装体，其中所述封装体的两个相反的侧端上分别具有一第一侧端部及一第二侧端部；以及一电极单元，所述电极单元包括一包覆所述封装体的所述第一侧端部的第一电极结构及一包覆所述封装体的所述第二侧端部的第二电极结构，其中所述第一电极结构与所述第二电极结构彼此分离一预定距离，且所述第一电极结构与所述第二电极结构分别电性接触所述第一导电焊垫与所述第二导电焊垫；
其中，所述封装体具有一与至少一所述半导体芯片的所述顶面相对应的上表面、一从所述上表面向下延伸且与至少一所述半导体芯片的所述围绕侧面相对应的围绕表面及一从所述围绕表面向内延伸且仅使至少一所述半导体芯片的所述第一导电焊垫与所述第二导电焊垫外露的下表面；
其中，所述第一电极结构包覆所述封装体的所述上表面的其中一部分、所述封装体的所述围绕表面的其中一部分、所述封装体的所述下表面的其中一部分、及至少一所述半导体芯片的所述底面的其中一部分，且所述第二电极结构包覆所述封装体的所述上表面的另外一部分、所述封装体的所述围绕表面的另外一部分、所述封装体的所述下表面的另外一部分、及至少一所述半导体芯片的所述底面的另外一部分。
2.根据权利要求1所述的半导体封装结构，其特征在于，至少一所述半导体芯片的所述底面从所述封装体裸露出来，且所述封装体的外缘处具有多个倒圆角。
3.根据权利要求1所述的半导体封装结构，其特征在于，所述第一电极结构包括一包覆所述封装体的所述第一侧端部且电性接触至少一所述半导体芯片的所述第一导电焊垫的第一内导电层、一用于包覆所述第一内导电层的第一中导电层、及一用于包覆所述第一中导电层的第一外导电层，且所述第二电极结构包括一包覆所述封装体的所述第二侧端部且电性接触至少一所述半导体芯片的所述第二导电焊垫的第二内导电层、一用于包覆所述第二内导电层的第二中导电层、及一用于包覆所述第二中导电层的第二外导电层。
4.根据权利要求1所述的半导体封装结构，其特征在于，还进一步包括：一基板单元，所述基板单元包括一基板本体，其中所述第一电极结构的底端与所述第二电极结构的底端均与所述基板本体电性接触，且所述第一电极结构与所述第二电极结构分别经由两个焊锡以与所述基板本体电性连接。
5.一种半导体封装结构的制作方法，其特征在于，包括下列步骤：
对一晶圆进行切割处理，以形成多个彼此分开的半导体芯片，其中每一个所述半导体芯片具有一顶面、一背对于所述顶面的底面、及一连接于所述顶面与所述底面之间的围绕侧面，且每一个所述半导体芯片的所述底面上具有一第一导电焊垫及一第二导电焊垫；
将每一个所述半导体芯片倒置且定位在一容置空间内，以使得所述第一导电焊垫与所述第二导电焊垫均被相对应的所述半导体芯片所遮盖；
将封装材料填充于所述容置空间内，以覆盖多个所述半导体芯片；
对所述封装材料进行切割处理，以形成多个封装体，其中每一个所述封装体覆盖每一个相对应的所述半导体芯片的所述顶面与所述围绕侧面，且每一个所述封装体的两个相反的侧端上分别具有一第一侧端部及一第二侧端部；以及形成多个第一电极结构及多个第二电极结构，其中每一个所述第一电极结构包覆相对应的所述封装体的所述第一侧端部且电性连接相对应的所述半导体芯片的所述第一导电焊垫，且每一个所述第二电极结构包覆相对应的所述封装体的所述第二侧端部且电性连接相对应的所述半导体芯片的所述第二导电焊垫；
其中，所述封装体具有一与至少一所述半导体芯片的所述顶面相对应的上表面、一从所述上表面向下延伸且与至少一所述半导体芯片的所述围绕侧面相对应的围绕表面及一从所述围绕表面向内延伸且仅使至少一所述半导体芯片的所述第一导电焊垫与所述第二导电焊垫外露的下表面；
其中，所述第一电极结构包覆所述封装体的所述上表面的其中一部分、所述封装体的所述围绕表面的其中一部分、所述封装体的所述下表面的其中一部分、及至少一所述半导体芯片的所述底面的其中一部分，且所述第二电极结构包覆所述封装体的所述上表面的另外一部分、所述封装体的所述围绕表面的另外一部分、所述封装体的所述下表面的另外一部分、及至少一所述半导体芯片的所述底面的另外一部分。
6.根据权利要求5所述的半导体封装结构的制作方法，其特征在于，所述对所述晶圆进行切割处理的步骤前，还进一步包括：经由网板印刷，以形成所述第一导电焊垫与所述第二导电焊垫于相对应的所述半导体芯片的所述底面上。
7.根据权利要求5所述的半导体封装结构的制作方法，其特征在于，所述将每一个所述半导体芯片倒置且定位在所述容置空间内的步骤中，还进一步包括：先将所述半导体芯片从所述晶圆上取出，然后将所述半导体芯片上下颠倒且黏贴在一设置于所述容置空间内的黏着基板上，其中多个所述半导体芯片彼此分离一预定距离。
8.根据权利要求5所述的半导体封装结构的制作方法，其特征在于，所述对所述封装材料进行切割处理的步骤中，还进一步包括：先形成多个切割轨迹于所述封装材料的上表面，然后沿着所述多个切割轨迹来切割封装材料。
9.根据权利要求5所述的半导体封装结构的制作方法，其特征在于，所述形成多个所述第一电极结构及多个所述第二电极结构的步骤前，还进一步包括：对每一个所述封装体进行倒圆角处理。
10.根据权利要求5所述的半导体封装结构的制作方法，其特征在于，所述形成多个所述第一电极结构及多个所述第二电极结构的步骤中，还进一步包括：分别形成多个第一内导电层及多个第二内导电层，其中每一个所述第一内导电层包覆相对应的所述封装体的所述第一侧端部且电性接触相对应的所述半导体芯片的所述第一导电焊垫，且每一个所述第二内导电层包覆相对应的所述封装体的所述第二侧端部且电性接触相对应的所述半导体芯片的所述第二导电焊垫；
分别形成多个第一中导电层及多个第二中导电层，其中每一个所述第一中导电层包覆相对应的所述第一内导电层，且每一个所述第二中导电层包覆相对应的所述第二内导电层；以及分别形成多个第一外导电层及多个第二外导电层，其中每一个所述第一外导电层包覆相对应的所述第一中导电层，且每一个所述第二外导电层包覆相对应的所述第二中导电层。
11.根据权利要求5所述的半导体封装结构的制作方法，其特征在于，所述形成多个所述第一电极结构及多个所述第二电极结构的步骤中，还进一步包括：形成多个导电材料，其中每一个所述导电材料完全包覆相对应的所述封装体与相对应的所述半导体芯片；
形成多个绝缘材料，其中每两个所述绝缘材料分别包覆相对应的所述导电材料的两个相反的末端部；
移除每一个所述导电材料中没有被相对应的绝缘材料所包覆的一部分，以形成多个第一内导电层及多个第二内导电层，其中每一个所述第一内导电层包覆相对应的所述封装体的所述第一侧端部且电性接触相对应的所述半导体芯片的所述第一导电焊垫，且每一个所述第二内导电层包覆相对应的所述封装体的所述第二侧端部且电性接触相对应的所述半导体芯片的所述第二导电焊垫；
移除多个所述绝缘材料，以裸露多个所述第一内导电层及多个所述第二内导电层；
分别形成多个第一中导电层及多个第二中导电层，其中每一个所述第一中导电层包覆相对应的所述第一内导电层，且每一个所述第二中导电层包覆相对应的所述第二内导电层；以及分别形成多个第一外导电层及多个第二外导电层，其中每一个所述第一外导电层包覆相对应的所述第一中导电层，且每一个所述第二外导电层包覆相对应的所述第二中导电层。
半导体封装结构及其制作方法
技术领域
[0001] 本发明涉及一种封装结构及其制作方法，尤指一种半导体封装结构及其制作方法。
背景技术
[0002] 在现有技术中，对于设计与制造双向阻碍式瞬态电压抑制器上一直面临一个技术瓶颈，这个技术瓶颈就是双向阻碍式瞬态电压抑制器的基极是连接至一漂移电位端。具体而言，双向阻碍式TVS为利用具有相同射极-基极与集极-基极崩溃电压的对称NPN/PNP架构所构成。然而，这样的构成方式经常会导致漂移基极，进而使得经过时间的电压变化（如dv/dt）更为困难。这经过时间的电压变化更导致漏电流关系，其主要起因于当基极是漂移的，电压dv/dt的改变将引起相等的电容，以产生充与放电流，进而造成漏电流的增加。
[0003] 关于瞬态电压抑制器（Transient Voltage Suppressor，TVS），一般应用于保护集成电路，以避免集成电路会因为负担过大的电压而造成的损伤。集成电路一般设计在一正常电压范围下运作。然而，在例如静电放电（ESD）的状况下，电快速地瞬变并闪电，此时无法预期与无法控制的高电压可能意外地击穿电路。在类似集成电路发生负载过大电压的这类损伤状况时，就需要使用TVS来提供保护功能。当集成电路中实施的元件数量增加时，将使得集成电路在遇到过大电压损伤时更容易造成损伤，此时对TVS防护的需求也更增加。TVS的应用范例如USB电源与数据线防护、数字影讯界面、高速以太网络、笔记型电脑、显示器与平面显示器等等。
[0004] 然而，以TVS为例，传统的芯片封装方式需要经由一承载基板来承载功能芯片，并且需要经由打线来达成功能芯片与承载基板之间的电性连接，因此造成传统封装体积过大、制作成本增加、电流传送速度降低、及运用在高频时容易受到干扰而导致电性效能不佳等问题。
发明内容
[0005] 本发明实施例在于提供一种半导体封装结构及其制作方法，其可有效解决“传统的芯片封装方式需要经由一承载基板来承载功能芯片，并且需要经由打线来达成功能芯片与承载基板之间的电性连接”的缺陷。
[0006] 本发明其中一实施例所提供的一种半导体封装结构，其包括：一芯片单元（也可称为“晶片单元”）、一封装单元及一电极单元。所述芯片单元包括至少一半导体芯片，其中至少一所述半导体芯片具有一顶面、一背对于所述顶面的底面、及一连接于所述顶面与所述底面之间的围绕侧面，且至少一所述半导体芯片的所述底面上具有一第一导电焊垫及一第二导电焊垫。所述封装单元包括一覆盖至少一所述半导体芯片的所述顶面与所述围绕侧面的封装体，其中所述封装体的两个相反侧端上分别具有一第一侧端部及一第二侧端部。所述电极单元包括一包覆所述封装体的所述第一侧端部的第一电极结构及一包覆所述封装体的所述第二侧端部的第二电极结构，其中所述第一电极结构与所述第二电极结构彼此分离一预定距离，且所述第一电极结构与所述第二电极结构分别电性接触所述第一导电焊垫与所述第二导电焊垫。
[0007] 本发明另外一实施例所提供的一种半导体封装结构的制作方法，其包括下列步骤：首先，切割一晶圆，以形成多个彼此分开的半导体芯片，其中每一个所述半导体芯片具有一顶面、一背对于所述顶面的底面、及一连接于所述顶面与所述底面之间的围绕侧面，且每一个所述半导体芯片的所述底面上具有一第一导电焊垫及一第二导电焊垫；接着，将每一个所述半导体芯片倒置且定位在一容置空间内，以使得所述第一导电焊垫与所述第二导电焊垫均被相对应的所述半导体芯片所遮盖；然后，填充封装材料于所述容置空间内，以覆盖多个所述半导体芯片；接下来，切割所述封装材料，以形成多个封装体，其中每一个所述封装体覆盖每一个相对应的所述半导体芯片的所述顶面与所述围绕侧面，且每一个所述封装体的两个相反侧端上分别具有一第一侧端部及一第二侧端部；最后，形成多个第一电极结构及多个第二电极结构，其中每一个所述第一电极结构包覆相对应的所述封装体的所述第一侧端部且电性连接相对应的所述半导体芯片的所述第一导电焊垫，且每一个所述第二电极结构包覆相对应的所述封装体的所述第二侧端部且电性连接相对应的所述半导体芯片的所述第二导电焊垫。
[0008] 本发明的有益效果可以在于，本发明实施例所提供的半导体封装结构及其制作方法，其可通过“一覆盖至少一所述半导体芯片的所述顶面与所述围绕侧面的封装体”与“填充封装材料于所述容置空间内，以覆盖多个所述半导体芯片”的设计，以使得本发明的半导体封装结构及其制作方法可有效解决“传统的芯片封装方式需要经由一承载基板来承载功能芯片，并且需要经由打线来达成功能芯片与承载基板之间的电性连接”的缺陷。
[0009] 为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所附图式仅提供参考与说明用，并非用来对本发明加以限制者。
附图说明
[0010] 图1为本发明半导体封装结构的制作方法的流程图。
[0011] 图2A为本发明半导体封装结构的制作方法的步骤S100的制作示意图。
[0012] 图2B为本发明半导体封装结构的制作方法的步骤S102的制作示意图。
[0013] 图2C为本发明半导体封装结构的制作方法的步骤S104的制作示意图。
[0014] 图2D为本发明半导体封装结构的制作方法的步骤S106的制作示意图。
[0015] 图2E为本发明半导体封装结构的制作方法的步骤S108的制作示意图。
[0016] 图2F为本发明半导体封装结构的制作方法的步骤S110的制作示意图。
[0017] 图2G为本发明半导体封装结构的制作方法的步骤S112的制作示意图。
[0018] 图2H为本发明半导体封装结构的制作方法的步骤S114的制作示意图。
[0019] 图2I为本发明半导体封装结构的制作方法的步骤S116的制作示意图。
[0020] 图3A为本发明半导体封装结构的制作方法中提供半导体芯片的侧视示意图。
[0021] 图3B为本发明半导体封装结构的制作方法中形成封装体的侧视示意图。
[0022] 图3C为本发明半导体封装结构的制作方法中形成第一内导电层与第二内导电层的侧视示意图。
[0023] 图3D为本发明半导体封装结构的制作方法中形成第一中导电层与第二中导电层的侧视示意图。
[0024] 图3E为本发明半导体封装结构的制作方法中形成第一外导电层与第二外导电层以完成半导体封装结构的制作过程的侧视示意图。
[0025] 图4为本发明半导体封装结构设置于基板本体上的侧视剖面示意图。
[0026] 图5A为本发明封装体包覆半导体芯片的侧视示意图。
[0027] 图5B为本发明经由电镀的方式来形成多个导电材料的侧视示意图。
[0028] 图5C为本发明形成多个绝缘材料的侧视示意图。
[0029] 图5D为本发明经由蚀刻的方式移除每一个导电材料中没有被相对应的绝缘材料所包覆的一部分的侧视示意图。
[0030] 图5E为本发明移除多个绝缘材料的侧视示意图。
[0031] 图5F为本发明分别形成多个第一中导电层及多个第二中导电层的侧视示意图。
[0032] 图5G为本发明分别形成多个第一外导电层及多个第二外导电层的侧视示意图。
[0033] 【主要元件符号说明】
[0034] 半导体封装结构 Z
[0035] 芯片单元 1
[0036] 半导体芯片 10
[0037] 第一导电焊垫 10A
[0038] 第二导电焊垫 10B
[0039] 顶面 100
[0040] 底面 101
[0041] 围绕侧面 102
[0042] 倒圆角 103
[0043] 封装单元 2
[0044] 封装材料 20’
[0045] 切割轨迹 200’
[0046] 封装体 20
[0047] 第一侧端部 20A
[0048] 第二侧端部 20B
[0049] 上表面 200
[0050] 围绕表面 201
[0051] 下表面 202
[0052] 电极单元 3
[0053] 导电材料 300’
[0054] 绝缘材料 301’
[0055] 第一电极结构 31
[0056] 第一内导电层 310
[0057] 第一中导电层 311
[0058] 第一外导电层 312
[0059] 第一底端 3120
[0060] 第二电极结构 32
[0061] 第二内导电层 320
[0062] 第二中导电层 321
[0063] 第二外导电层 322
[0064] 第二底端 3220
[0065] 基板单元 4
[0066] 基板本体 40
[0067] 焊锡 S
[0068] 晶圆 W
[0069] 黏着基板 H
[0070] 围绕形挡墙 D
[0071] 容置空间 R
具体实施方式
[0072] 请参阅图1、图2A至图2I、及图3所示，本发明提供一种半导体封装结构Z的制作方法，其包括下列步骤：
[0073] 首先，配合图1与图2A所示，提供一晶圆W，其包括多个的半导体芯片10（S100），其中多个半导体芯片10尚未从晶圆W上切割下来，且每一个半导体芯片10可为一预先以半导体制作程序所制作完成的二极管芯片或任何功能性芯片，例如瞬态电压抑制器（Transient Voltage Suppressor，TVS）。
[0074] 接着，配合图1与图2B所示，经由网板印刷（screen printing），以在每一个半导体芯片10上形成一第一导电焊垫10A与一第二导电焊垫10B（S102）。然而，本发明不局限只能够使用网板印刷的方式来形成第一导电焊垫10A与一第二导电焊垫10B，举凡任何可用来形成第一导电焊垫10A与一第二导电焊垫10B的制作方式，皆可应用于本发明。
[0075] 然后，配合图1、图2B、图2C及图3A所示，切割晶圆W（沿着预先定义在图2B的晶圆W上的虚拟切割线），以形成多个彼此分开的半导体芯片10（S104），其中如图2C所示，每一个半导体芯片10具有一顶面100、一背对于顶面100的底面101、及一连接于顶面100与底面101之间的围绕侧面102，且每一个半导体芯片10的底面101上具有一第一导电焊垫10A及一第二导电焊垫10B。
[0076] 接下来，配合图1、图2C及图2D所示，将每一个半导体芯片10倒置且定位在一容置空间R内，以使得第一导电焊垫10A与第二导电焊垫10B皆被相对应的半导体芯片10所遮盖（S106）。换言之，在步骤S106中，可先将半导体芯片10从所述已切割完成的晶圆W上取出（如图2C所示），然后将半导体芯片10上下颠倒且黏贴在一黏着基板H上，其中多个半导体芯片10彼此分离一预定距离。举例来说，在黏着基板H上可设置一围绕形挡墙D，而容置空间R所含盖的空间大小则可由黏着基板H与围绕形挡墙D的配合来定义出。
[0077] 紧接着，配合图1、图2D、图2E及图3B所示，填充封装材料20’于容置空间R内，以覆盖多个半导体芯片10（S108）。举例来说，封装材料20’可为任何不可透光的封装胶材，例如环氧树脂或硅胶等。
[0078] 然后，配合图1与图2F所示，形成多个切割轨迹200’于封装材料20’的上表面（S110）。
[0079] 接着，配合图1、图2F及图2G所示，沿着多个切割轨迹200’来切割封装材料20’，以形成多个封装体20，其中每一个封装体20覆盖每一个相对应的半导体芯片10的顶面100与围绕侧面102（S112）。
[0080] 紧接着，配合图1、图2G及图2H所示，将每一个封装体20进行倒圆角处理，且每一个封装体20的两个相反侧端上分别具有一第一侧端部20A及一第二侧端部20B（S114）。更进一步来说，当封装体20的外缘处进行倒圆角处理后，封装体20的外缘处会形成多个倒圆角103，此倒圆角103将有助于后续电极结构形成后的附着能力。
[0081] 接下来，配合图1、图2H及图2I所示，形成多个第一电极结构31及多个第二电极结构32，其中每一个第一电极结构31可因着倒圆角103的形成而更稳固地包覆相对应的封装体20的第一侧端部20A且电性连接相对应的半导体芯片10的第一导电焊垫10A，且每一个第二电极结构32可因着倒圆角103的形成而更稳固地包覆相对应的封装体20的第二侧端部20B且电性连接相对应的半导体芯片10的第二导电焊垫10B（S116）。
[0082] 更进一步来说，配合图2I、及图3C至图3E所示，上述步骤S114可更进一步包括：首先，如图3C所示，分别形成多个第一内导电层310及多个第二内导电层320（例如以沾银的方式来形成），其中每一个第一内导电层310包覆相对应的封装体20的第一侧端部20A且电性接触相对应的半导体芯片10的第一导电焊垫10A，且每一个第二内导电层320包覆相对应的封装体20的第二侧端部20B且电性接触相对应的半导体芯片10的第二导电焊垫10B；接着，如图3D所示，分别形成多个第一中导电层311及多个第二中导电层321（例如以电镀镍的方式来形成），其中每一个第一中导电层311包覆相对应的第一内导电层310，且每一个第二中导电层321包覆相对应的第二内导电层320；最后，如图3E所示，分别形成多个第一外导电层312及多个第二外导电层322（例如以电镀锡的方式来形成），其中每一个第一外导电层312包覆相对应的第一中导电层311，且每一个第二外导电层322包覆相对应的第二中导电层
321。
[0083] 因此，经由上述步骤S100至步骤S116的制作方式，配合图2I与图3所示，本发明可提供一种半导体封装结构Z，其包括：一芯片单元1、一封装单元2及一电极单元3。
[0084] 首先，芯片单元1包括至少一半导体芯片10，其中半导体芯片10具有一顶面100、一背对于顶面100的底面101、及一连接于顶面100与底面101之间的围绕侧面102，且半导体芯片10的底面101上具有一第一导电焊垫10A及一第二导电焊垫10B。再者，封装单元2包括一覆盖半导体芯片10的顶面100与围绕侧面102的封装体20，其中封装体20的两个相反侧端上分别具有一第一侧端部20A及一第二侧端部20B。举例来说，半导体芯片10的底面101可从封装体20裸露出来，且封装体20的外缘处具有多个倒圆角103。再者，封装体20具有一对应于半导体芯片10的顶面100的上表面200、一从上表面200向下延伸且对应于半导体芯片10的围绕侧面102的围绕表面201、及一从围绕表面201向内延伸且仅使半导体芯片10的第一导电焊垫10A与第二导电焊垫10B裸露的下表面202。
[0085] 此外，电极单元3包括一包覆封装体20的第一侧端部20A的第一电极结构31及一包覆封装体20的第二侧端部20B的第二电极结构32，其中第一电极结构31与第二电极结构32彼此分离一预定距离，且第一电极结构31与第二电极结构32分别电性接触第一导电焊垫10A与第二导电焊垫10B。举例来说，第一电极结构31包覆封装体20的上表面200的其中一部分、封装体20的围绕表面201的其中一部分、封装体20的下表面的其中一部分、及半导体芯片10的底面101的其中一部分，且第二电极结构32包覆封装体20的上表面200的另外一部分、封装体20的围绕表面201的另外一部分、封装体20的下表面202的另外一部分、及半导体芯片10的底面101的另外一部分。再者，第一电极结构31包括一包覆封装体20的第一侧端部
20A且电性接触半导体芯片10的第一导电焊垫10A的第一内导电层310、一用于包覆第一内导电层310的第一中导电层311、及一用于包覆第一中导电层311的第一外导电层312，且第二电极结构32包括一包覆封装体20的第二侧端部20B且电性接触半导体芯片10的第二导电焊垫10B的第二内导电层320、一用于包覆第二内导电层320的第二中导电层321、及一用于包覆第二中导电层321的第二外导电层322。
[0086] 更进一步来说，如图4所示，本发明半导体封装结构Z可更进一步包括：一基板单元4，其包括一基板本体40，其中第一电极结构31的第一底端3120与第二电极结构32的第二底端3220皆电性接触基板本体40，且第一电极结构31与第二电极结构32分别经由两个焊锡S以电性连接于基板本体40且定位在基板本体40上。
[0087] 请参阅图5A至图5G所示，本发明可提供另外一种执行上述步骤S116的方法，如下所述：
[0088] 首先，配合图5A与图5B所示，经由电镀的方式来形成多个导电材料300’，其中每一个导电材料300’完全包覆相对应的封装体20与相对应的半导体芯片10。
[0089] 接着，配合图5B与图5C所示，形成多个绝缘材料301’（例如具有抗酸蚀功能的高分子材料），其中每两个绝缘材料301’分别包覆相对应的导电材料300’的两个相反末端部。
[0090] 然后，配合图5C与图5D所示，经由蚀刻的方式移除每一个导电材料300’中没有被相对应的绝缘材料301’所包覆的一部分，以形成多个第一内导电层310及多个第二内导电层320，其中每一个第一内导电层310包覆相对应的封装体20的第一侧端部20A且电性接触相对应的半导体芯片10的第一导电焊垫10A，且每一个第二内导电层320包覆相对应的封装体20的第二侧端部20B且电性接触相对应的半导体芯片10的第二导电焊垫10B。
[0091] 接下来，配合图5D与图5E所示，移除多个绝缘材料301’，以裸露多个第一内导电层310及多个第二内导电层320。
[0092] 紧接着，配合图5E与图5F所示，分别形成多个第一中导电层311及多个第二中导电层321，其中每一个第一中导电层311包覆相对应的第一内导电层310，且每一个第二中导电层321包覆相对应的第二内导电层320。
[0093] 最后，配合图5F与图5G所示，分别形成多个第一外导电层312及多个第二外导电层322，其中每一个第一外导电层312包覆相对应的第一中导电层311，且每一个第二外导电层
322包覆相对应的第二中导电层321。
[0094] 〔实施例的可能效果〕
[0095] 本发明的有益效果可以在于，本发明实施例所提供的半导体封装结构Z及其制作方法，其可通过“一覆盖半导体芯片10的顶面100与围绕侧面102的封装体20”与“填充封装材料20’于容置空间R内，以覆盖多个半导体芯片10”的设计，以使得本发明的半导体封装结构Z及其制作方法可有效解决“传统的芯片封装方式需要经由一承载基板来承载功能芯片，并且需要经由打线来达成功能芯片与承载基板之间的电性连接”的缺陷。
[0096] 以上所述仅为本发明的优选可行实施例，非因此局限本发明的专利范围，故举凡运用本发明说明书及图式内容所为的等效技术变化，均包含于本发明的范围内。
