本发明公开了一种用于栅极和公共电极的驱动电路、阵列基板及显示器件。该驱动电路包括：触发器；第一选择输入电路；第二选择输入电路，用以在不同的时序下将公共电极高电平输入和栅极高电平输入分别选通至所述触发器的时钟端以将触发输出端上的电压上拉；第三选择输入电路，以选择第n+1和第n+4栅线上的信号作为触发器的复位信号；第四选择输入电路，用以在第n+1和第n+4栅线的控制下将栅极低电平输入或者公共电极低电平输入分别选通至触发器的低电平输入端以将其上的电压下拉；选择输出电路，用以在不同脉冲时序下选择输出栅极或者公共电极驱动信号。根据本发明，由于COM电压输出与GATE输出同步，并与栅极电压变化方向相反，因此有效地抵消了feed through电压。
1.一种用于共同驱动栅极和公共电极的GOA单元，其特征在于，包括：
触发器(602)，其包括输入端(1)、时钟端(2)、复位端(3)、低电平输入端(4)和触发输出端(5)；
第一选择输入电路(603)，包括并联的两个反相截止的二极管(T9，T10)，所述二极管的阳极分别与第n-1和第n+2栅线输出连接，所述二极管的阴极作为输出与所述输入端(1)连接，以选择第n-1和第n+2栅线中的电平信号或边沿信号作为所述触发器(602)的激励输入；
第二选择输入电路(601)，其输出与所述时钟端(2)连接，并包括四个相同周期异步工作的时钟脉冲输入(ClkA，ClkB，ClkC，ClkD)、以及公共电极高电平输入(Com_2)和栅极高电平输入(Vgh)，用以在不同的时序下将公共电极高电平输入(Com_2)和栅极高电平输入(Vgh)分别选通至所述触发器(602)的时钟端(2)以将触发输出端(5)上的电压上拉；
第三选择输入电路(604)，包括并联的两个反相截止的二极管(T11，T12)，所述二极管的阳极分别与第n+1和第n+4栅线输出连接，所述二极管的阴极作为输出与所述复位端(3)连接，以选择第n+1和第n+4栅线上的电平信号或者边沿信号作为所述触发器(602)的复位信号；
第四选择输入电路(605)，其输出与所述低电平输入端(4)连接，用以在所述第n+1和第n+4栅线的控制下将栅极低电平输入或者公共电极低电平输入分别选通至所述触发器(602)的低电平输入端(4)以将其上的电压下拉；
选择输出电路(606)，其输入连接在所述触发输出端(5)上，用以在四个相同周期异步工作的时钟脉冲中的两个脉冲时序下选择输出栅极驱动信号或者输出公共电极驱动信号，其中，第n-1和第n+2栅线中的电平信号或边沿信号为低电平信号或下降沿信号，第n+1和第n+4栅线上的电平信号或者边沿信号为高电平信号或上升沿信号，四个相同周期异步工作的时钟脉冲输入(ClkA，ClkB，ClkC，ClkD)在相位上依次相差四分之一工作周期。
2.如权利要求1所述的GOA单元，其特征在于，所述反相截止的二极管(T9，T10)为由MOS管或TFT管构成的二极管等效电路，其中，MOS管或TFT管栅极与源极连接作为所述阳极，漏极作为所述阴极。
3.如权利要求1或2所述的GOA单元，其特征在于，所述GOA单元电路输出的公共电极驱动信号与第n+3栅线上的信号同步。
4.如权利要求3所述的GOA单元，其特征在于，所述第二选择输入电路(601)包括四个TFT晶体管，其中，两个TFT晶体管源漏极相连，两个栅极分别由第二时钟脉冲输入(ClkB)和第三时钟脉冲输入(ClkC)控制，用以接入栅极高电平输入；
另两个TFT晶体管源漏极相连，两个栅极分别由第一时钟脉冲输入(ClkA)和第四时钟脉冲输入(ClkD)控制，用以接入公共电极高电平输入。
5.如权利要求3所述的GOA单元，其特征在于，所述第四选择输入电路(605)包括两个TFT晶体管，其中栅极分别与第n+1和第n+4栅线的输出连接，源极分别对应与栅极低电平输入(Vss)和公共电极低电平输入(Com_1)连接。
6.如权利要求3所述的GOA单元，其特征在于，所述选择输出电路(606)包括两个TFT晶体管，其中两个栅极分别由第三时钟脉冲输入(ClkC)和第一时钟脉冲输入(ClkA)控制，两个源极共同连接到触发输出端(5)，以在不同时序下分别输出第n栅线输出和第n+3公共电极线输出，其中，这两个脉冲时序相差四分之三工作周期。
7.一种驱动电路，其特征在于，包括若干如权利要求1-6中任一项所述的GOA单元，其中，所述GOA单元按照以下方式级联：第n-1栅线输出和第n+2栅线输出分别作为本级GOA单元的触发信号，第n+1栅线输出和第n+4栅线输出分别作为本级GOA单元的复位信号，四条时钟线分别与本级GOA单元的第二选择输入电路上的时钟脉冲输入(ClkA，ClkB，ClkC，ClkD)连接，以提供周期相同但具有相位差的时钟信号，并在不同时钟脉冲下将栅极高电平输入和公共电极高电平输入分别选通以输出相应的上拉电压；
其中，本级GOA单元的输出为第n栅线输出和第n+3公共电极线输出。
8.一种其上形成有如权利要求7所述的驱动电路的阵列，包括：
纵向并行的时钟输入线、栅极高低电平输入线、公共电极高低电平输入线，其中，栅线与公共电极线的输出在级联位置上相差3个级，或时序上相差四分之三个工作周期。
用于共同驱动栅极和公共电极的GOA单元、驱动电路及阵
列
技术领域
[0001] 本发明涉及液晶显示技术领域，具体说，涉及一种用于共同驱动栅极和公共电极的GOA单元、驱动电路及阵列。
背景技术
[0002] GOA技术即Gate Driver on Array（阵列基板栅极驱动）是直接将栅极驱动电路（Gate Driver ICs）制作在阵列基板Array上，来代替由外接硅晶片制作的一种技术。该技术的应用可直接将栅极驱动电路做在面板周围，从而减少了制作程序，并且降低了产品成本。此外，还提高了TFT-LCD面板的高集成度，使面板更薄型化。
[0003] 但是在二阶驱动原理中，有各种不同的feed through电压。其中，影响最大的是经由Cgd所产生的feed through电压。因此，在二阶驱动时需要调整公共电极的电压，从而改进灰阶品质。
[0004] 当公共电极Com采用直流驱动时，经过Cgd的Feed through电压为：
[0005] (Vg_high–Vg_low)*Cgd/(Cgd+Clc+Cs)，
[0006] 其中，Vg_high与Vg_low分别为栅极驱动电路走线打开与关闭的电压，Cgd、Clc和Cs分别为TFT寄生电容、液晶电容和存储电容。
[0007] 由于feed through电压主要为TFT关闭时栅极电压的变化通过寄生电容Cgd对像素电压的拉低而造成的。无论像素电压的极性为正还是为负，feed through电压都是对像素电压的负向拉动。
[0008] 现有技术中，可以通过对公共电极的电压进行补偿的方法来减小feed through电压的影响。但由于Clc并非是一个固定的参数，因此无法通过调整公共电极的驱动电压来消除feed through的影响，从而导致改进影像品质的目的不易达成。
[0009] 目前，需要提供一种简单可行的GOA电路设计来实现feed through电压的减小甚至消除从而提高显示器的灰阶质量。
发明内容
[0010] 为了解决上述技术问题，本发明提供了一种用于共同驱动栅极和公共电极的GOA单元，其包括：
[0011] 触发器，其包括输入端、时钟端、复位端、低电平输入端和触发输出端；
[0012] 第一选择输入电路，包括并联的两个反相截止的二极管，所述二极管的阳极分别与第n-1和第n+2栅线输出连接，所述二极管的阴极作为输出与所述输入端连接，以选择第n-1和第n+2栅线中的电平信号或边沿信号作为所述触发器的激励输入；
[0013] 第二选择输入电路，其输出与所述时钟端连接，并包括四个相同周期异步工作的时钟脉冲输入、以及公共电极高电平输入和栅极高电平输入，用以在不同的时序下将公共电极高电平输入和栅极高电平输入分别选通至所述触发器的时钟端以将触发输出端上的电压上拉；
[0014] 第三选择输入电路，包括并联的两个反相截止的二极管，所述二极管的阳极分别与第n+1和第n+4栅线输出连接，所述二极管的阴极作为输出与所述复位端连接，以选择第n+1和第n+4栅线上的电平信号或者边沿信号作为所述触发器的复位信号；
[0015] 第四选择输入电路，其输出与所述低电平输入端连接，用以在所述第n+1和第n+4栅线的控制下将栅极低电平输入或者公共电极低电平输入分别选通至所述触发器的低电平输入端以将其上的电压下拉；
[0016] 选择输出电路，其输入连接在所述触发输出端上，用以在四个相同周期异步工作的时钟脉冲中的两个脉冲时序下选择输出栅极驱动信号或者输出公共电极驱动信号。这两个脉冲时序相差四分之三工作周期。
[0017] 根据本发明的一个实施例，所述反相截止的二极管为由MOS管或TFT管构成的二极管等效电路，其中，MOS管或TFT管栅极与源极连接作为所述阳极，漏极作为所述阴极。
[0018] 根据本发明的一个实施例，第n-1和第n+2栅线中的电平信号或边沿信号为低电平信号或下降沿信号，第n+1和第n+4栅线上的电平信号或者边沿信号为高电平信号或上升沿信号。
[0019] 根据本发明的一个实施例，四个相同周期异步工作的时钟脉冲输入在相位上依次相差四分之一工作周期。
[0020] 根据本发明的一个实施例，所述GOA单元电路输出的公共电极驱动信号与第n+3栅线上的信号同步。
[0021] 根据本发明的一个实施例，所述第二选择输入电路包括四个TFT晶体管，其中，两个TFT晶体管源漏极相连，两个栅极分别由第二时钟脉冲输入和第三时钟脉冲输入控制，用以接入栅极高电平输入；
[0022] 另两个TFT晶体管源漏极相连，两个栅极分别由第一时钟脉冲输入和第四时钟脉冲输入控制，用以接入公共电极高电平输入。
[0023] 根据本发明的一个实施例，所述第四选择输入电路包括两个TFT晶体管，其中栅极分别与第n+1和第n+4栅线的输出连接，源极分别对应与栅极低电平输入和公共电极低电平输入连接。
[0024] 根据本发明的一个实施例，所述选择输出电路包括两个TFT晶体管，其中两个栅极分别由第三时钟脉冲输入和第一时钟脉冲输入控制，两个源极共同连接到触发输出端，以在不同时序下分别输出第n栅线输出和第n+3公共电极线输出。
[0025] 根据本发明的一个方面，还提供了一种显示面板驱动电路，其包括若干如上所述的任一种GOA单元，其中，所述GOA单元按照以下方式级联：
[0026] 第n-1栅线输出和第n+2栅线输出分别作为本级GOA单元的触发信号，第n+1栅线输出和第n+4栅线输出分别作为本级GOA单元的复位信号，四条时钟线分别与本级GOA单元的第二选择输入电路上的时钟脉冲输入连接，以提供周期相同但具有相位差的时钟信号，并在不同时钟脉冲下将栅极高电平输入和公共电极高电平输入分别选通以输出相应的上拉电压；
[0027] 其中，本级GOA单元的输出为第n栅线输出和第n+3公共电极线输出。
[0028] 根据本发明的另一个方面，还提供了一种其上形成有如上所述的驱动电路的阵列，其包括：
[0029] 横向并行的栅线和公共电极线；
[0030] 纵向并行的时钟输入线、栅极高低电平输入线、公共电极高低电平输入线，其中，栅线与公共电极线的输出在级联位置上相差3个，或者说，时序上相差四分之三个工作周期。
[0031] 根据本发明，由于COM电压的输出与GATE的输出同步，并且在方向上与栅极电压的变化方向相反，因此有效地抵消了feed through电压，从而改进了显示器的灰阶品质。
[0032] 本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
[0033] 附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
[0034] 图1显示了现有技术中公共电极驱动采用直流驱动的电压波形，其中，公共电极上形成有存储电容Cs（Cs on Com）；
[0035] 图2显示了现有技术中采用的GOA单元的内部电路图；
[0036] 图3显示了现有技术中将GOA单元级联的形成栅极二阶驱动的电路原理图；
[0037] 图4为现有技术中栅极驱动电路的脉冲时序图；
[0038] 图5显示了根据本发明原理的公共电极驱动电路与栅极驱动电路同步工作的电压波形；
[0039] 图6显示了根据本发明一个实施例在GOA单元中还集成了公共电极驱动输出的内部电路图；以及
[0040] 图7显示了采用本发明的驱动电路产生的驱动脉冲序列图。
具体实施方式
[0041] 以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
[0042] 图1-图4显示的是现有技术中的GOA驱动电路以及其产生的脉冲时序图。从中可以看出，公共电极COM上的电压为直流电压。各条栅线（Gate1，Gate2，Gate3，……）上的电压脉冲在两个相反的时钟序列的作用下依次出现。扫描完所有的栅线的时间长度为一帧，该时间长度也是各个栅线上脉冲的周期。由于采用交错的两个时钟进行触发控制，栅线上正脉冲的宽度与时钟宽度相同。
[0043] 进一步地，如图1所示为同一时刻上各个线上出现的电压波形情况。101表示栅极驱动电压脉冲，102表示源极驱动电压脉冲，103表示像素电极上的电压，104指示源极电压与像素电压的差，该差值相当于feed through电压。为了消除该feed through电压，可以对原先的COM电压106进行修正，修正后的COM电压用107指示。修正量与feed throug电压值相同。但是COM直流驱动，修正电压不容易。
[0044] 在现有技术中，如图3所示，该驱动电路由单边布置了GOA单元构成。这些GOA单元级联以便能够在其各个输出上形成如图4所示的脉冲序列。图2进一步详细地显示了GOA单元内部的电路。
[0045] 如图2所示，该GOA单元实质上为一触发器。其包括4个TFT开关管，和1个电容。其中TFT1为驱动开关晶体管，TFT2和TFT3为复位开关晶体管，TFT4为预充电开关晶体管。Cb为TFT1的电位保持电容，主要由TFT4控制。传统的GOA驱动需要四个控制信号，即时钟信号Clk、输入信号、复位信号Reset以及栅极输出低电位Vss。时钟信号为栅线输出的上拉信号。
[0046] 如图3所示为现有技术中将GOA单元级联的形成单边栅极二阶驱动的电路原理图。前一GOA单元的输出作为本GOA单元的触发信号，下一GOA单元的输出作为本GOA单元的复位信号。时钟信号采用两个（Vclk_A，Vclk_B），分别用于奇数行的GOA单元和偶数行的GOA单元。栅线输出电位Vss决定栅线上输出脉冲的高度或者说是幅度。
[0047] 如上所述，这些均没有涉及到对COM电压的调整，从而消除feed through电压。
[0048] 以下介绍本发明鉴于上述原理如何调整COM电压。如上所述，其所需的COM电压变化量已经得知，即相当于feed through电压。因此，获得如图5所示的时序。与图1类似，501表示栅极驱动电压脉冲，502表示源极驱动电压脉冲，503表示像素电极上的电压，506表示COM电压驱动信号。由图可知，在这种情况下，feed through在理论上就完全被COM电压的变化量消除了。
[0049] 按照这个思想设计GOA驱动电路。该驱动电路的核心GOA单元如图6所示。
[0050] GOA单元的输出用于共同驱动栅极和公共电极。其主要由触发器602及一些外围电路构成。该触发器包括输入端1、时钟端2、复位端3、低电平输入端4和触发输出端5。
[0051] 为了能够使公共电极驱动与栅极驱动共用该触发器，该GOA单元还包括第一选择输入电路603。其包括并联的两个反相截止的二极管。二极管的阳极分别与第n-1和第n+2栅线G[n-1]和G[n+2]输出连接，二极管的阴极作为输出与输入端1连接，以选择第n-1和第n+2栅线G[n-1]和G[n+2]中的电平信号或边沿信号作为触发器602的激励输入。
[0052] 如图6所示，该GOA单元还包括第三选择输入电路604。其同样也可由并联的两个反相截止的二极管构成。其中，与上类似，二极管的阳极分别与第n+1和第n+4栅线输出G[n+1]和G[n+4]连接，二极管的阴极作为输出与复位端3连接，以选择第n+1和第n+4栅线G[n+1]和G[n+4]上的电平信号或者边沿信号作为触发器602的复位信号。
[0053] 在本发明中，并如图6所示，第n-1和第n+2栅线G[n-1]和G[n+2]中的电平信号或边沿信号为低电平信号或下降沿信号，第n+1和第n+4栅线G[n+1]和G[n+4]上的电平信号或者边沿信号为高电平信号或上升沿信号。
[0054] 在图6中，该二极管均采用由TFT管如T9-T12构成的二极管等效电路，其中，TFT管的栅极与源极连接作为阳极，漏极作为阴极。当然，本发明不限于此，还可以采用例如MOS管等来进行等效设计。
[0055] 本发明的GOA单元包括第二选择输入电路601。第二选择输入电路601的输出与触发器的时钟端2连接，并包括四个相同周期异步工作的时钟脉冲输入ClkA，ClkB，ClkC，ClkD、以及公共电极高电平输入Com_2和栅极高电平输入Vgh，用以在不同的时序下将公共电极高电平输入Com_2和栅极高电平输入Vgh分别选通至触发器602的时钟端2，从而进一步将触发输出端5上的电压上拉，形成第n级栅极扫描脉冲输出的高电平或者第n+3级公共电极脉冲的高电平。
[0056] 具体地说，在一个实施例中，第二选择输入电路601可包括四个TFT晶体管，其中，两个TFT晶体管T5，T6的源漏极相连，两个栅极分别由第二时钟脉冲输入ClkB和第三时钟脉冲输入ClkC控制，用以接入栅极高电平输入。而另两个TFT晶体管T7，T8的源漏极相连，两个栅极分别由第一时钟脉冲输入ClkA和第四时钟脉冲输入ClkD控制，用以接入公共电极高电平输入。
[0057] 优选地是，四个相同周期异步工作的时钟脉冲输入ClkA，ClkB，ClkC，ClkD在相位上依次相差四分之一工作周期。这样，输出的栅线脉冲宽度和公共电极线脉冲宽度均为时钟脉冲宽度的二分之一。
[0058] 此外，GOA单元还包括第四选择输入电路605，其输出与低电平输入端4连接，用以在第n+1和第n+4栅线G[n+1]和G[n+4]的控制下将栅极低电平输入或者公共电极低电平输入分别选通至触发器602的低电平输入端4以将其上的电压下拉，形成第n级栅极扫描脉冲输出的低电平或者第n+3级公共电极脉冲的低电平。
[0059] 在一个实施例中，第四选择输入电路605优选包括两个TFT晶体管T13，T14，其中栅极分别与第n+1和第n+4栅线的输出G[n+1]和G[n+4]连接，源极分别对应与栅极低电平输入Vss和公共电极低电平输入Com_1连接。
[0060] GOA单元的选择输出电路606，其输入连接在触发输出端5上，用以在四个相同周期异步工作的时钟脉冲中的两个脉冲时序下选择输出栅极驱动信号或者输出公共电极驱动信号。这两个脉冲时序相差四分之三工作周期，因此栅极驱动信号比公共电极驱动信号早出现三个栅线脉冲宽度的时间。
[0061] 如图6所示，第n级GOA单元电路输出的公共电极驱动信号C[n+3]与第n+3栅线G[n+3]上的信号同步。
[0062] 在一个实施例中，选择输出电路606优选包括两个TFT晶体管T15，T16，其中两个栅极分别由第三时钟脉冲输入ClkC和第一时钟脉冲输入ClkA控制，两个源极共同连接到触发输出端5，以在不同时序下分别输出第n栅线输出G[n]和第n+3公共电极线输出C[n+3]。
[0063] 如图7所示，为根据本发明的原理构造的驱动电路级联后产生的脉冲时序图。
[0064] 在图中可以看出，四个相同周期异步工作的时钟脉冲相位上相差四分之一工作周期。在栅线Gate1上出现脉冲的时候，Com1上也出现了脉冲，从而实现了栅极驱动和公共电极驱动的同步工作。
[0065] 根据本发明的一方面，还提供了一种显示面板驱动电路，其包括若干个如上所述的GOA单元，其中，GOA单元按照以下方式级联：
[0066] 第n-1栅线输出G[n-1]和第n+2栅线输出G[n+2]分别作为本级GOA单元的触发信号，第n+1栅线输出G[n+1]和第n+4栅线输出G[n+4]分别作为本级GOA单元的复位信号，四条时钟线分别与本级GOA单元的第二选择输入电路上的时钟脉冲输入ClkA，ClkB，ClkC，ClkD连接，以提供周期相同但具有相位差的时钟信号，并在不同时钟脉冲下将栅极高电平输入和公共电极高电平输入分别选通以输出相应的上拉电压；
[0067] 其中，本级GOA单元的输出为第n栅线输出G[n]和第n+3公共电极线输出C[n+3]。
[0068] 本发明还提供了一种其上形成有如上所述的驱动电路的阵列基板，其包括：
[0069] 横向并行的栅线和公共电极线；
[0070] 纵向并行的时钟输入线、栅极高低电平输入线、公共电极高低电平输入线，其中，栅线与公共电极线的输出在级联位置上相差3个，或者说，时序上相差四分之三个工作周期。
[0071] 虽然本发明所揭露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
