倍频器以及信号倍频方法

摘要

本发明涉及一种倍频器以及信号倍频方法。本发明的倍频器，包含：一第一阻抗模块，一第二阻抗模块，一第一路径以及一第二路径。第一路径导通时，第一阻抗模块产生一第一输出信号且第二阻抗模块产生一第二输出信号。第二路径导通时，第一阻抗模块产生一第三输出信号且第二阻抗模块产生一第四输出信号。第一路径与第二路径不同时导通，且第一、第三输出信号组出的一第一合成信号的频率以及第二、第四输出信号组出的一第二合成信号的频率为输入信号频率的N倍，其中N为一正有理数。

权利要求

1.一种倍频器，包含：

一第一输出端；

一第二输出端；

一第一阻抗模块，其一端耦接一第一预定电位，另一端耦接至该第一输出端；

一第二阻抗模块，其一端耦接一第二预定电位，另一端耦接至该第二输出端；

一第一路径，耦接于该第一输出端和该第二输出端之间；以及一第二路径，耦接于该第一输出端和该第二输出端之间；

其中该第一路径以及该第二路径分别接收一输入信号以及一反相输入信号，该反相输入信号的相位和该输入信号反相，该第一路径以及该第二路径由该输入信号以及该反相输入信号决定导通或不导通；当该第一路径导通时，一第一电流自该第一阻抗模块流出并流经该第一路径以流入该第二阻抗模块，藉此该第一阻抗模块在该第一输出端产生一第一输出信号且该第二阻抗模块在该第二输出端产生一第二输出信号；当该第二路径导通时，一第二电流自该第一阻抗模块流出并流经该第二路径并流入该第二阻抗模块，藉此该第一阻抗模块在该第一输出端产生一第三输出信号且该第二阻抗模块在该第二输出端产生一第四输出信号；

其中该第一路径与该第二路径不同时导通，且该第一输出信号与该第三输出信号合成出的一第一合成信号的频率以及第二输出信号与该第四输出信号合成出的一第二合成信号的频率为该输入信号的频率的N倍，其中N为一正有理数；

所述倍频器还包含：

一第一电容，一端耦接于该第一路径，另一端耦接一地电位；以及一第二电容，一端耦接于该第二路径，另一端耦接一地电位；

或者所述倍频器还包含：

一电容，一端耦接至该第一路径以及该第二路径，另一端耦接至一地电位。

2.如权利要求1所述的倍频器，其特征在于，该第一路径包含：一第一类型一晶体管，具有耦接该第一输出端的一第一端，并具有一第二端以及接收该输入信号的一控制端；以及一第一类型二晶体管，具有耦接该第一类型一晶体管的该第二端的一第一端，耦接该第二输出端的一第二端，以及接收该反相输入信号的一控制端；

其中该第二路径包含：

一第二类型一晶体管，具有耦接该第一输出端的一第一端，并具有一第二端以及接收该反相输入信号的一控制端；以及一第二类型二晶体管，具有耦接该第二类型一晶体管的该第二端的一第一端，耦接该第二输出端的一第二端，以及接收该输入信号的一控制端。

3.如权利要求2所述的倍频器，其特征在于，该第一类型一晶体管的该第二端以及该该第二类型一晶体管的该第二端不互相耦接，且该第一类型二晶体管的该第一端以及该第二类型二晶体管的该第一端不互相耦接。

4.如权利要求3所述的倍频器，其特征在于，

该第一电容，一端耦接于该第一类型一晶体管的该第二端，另一端耦接一地电位；以及该第二电容，一端耦接于该第二类型一晶体管的该第二端，另一端耦接一地电位。

5.如权利要求2所述的倍频器，其特征在于，该第一类型一晶体管的该第二端，该第二类型一晶体管的该第二端，该第一类型二晶体管的该第一端，以及该第二类型二晶体管的该第一端耦接于同一连接点。

6.如权利要求5所述的倍频器，其特征在于：

该电容，一端耦接至该连接点，另一端耦接至一地电位。

7.如权利要求1所述的倍频器，其特征在于，该第一阻抗模块包含至少一电感元件，用以共振出该第一输出信号或该第三输出信号，该第二阻抗模块包含至少一电感元件，用以共振出该第二输出信号或该第四输出信号。

说明书

倍频器以及信号倍频方法

技术领域

[0001] 本发明有关于具有倍频器以及信号倍频方法，特别有关于可降低电能消耗的倍频器以及信号倍频方法。

背景技术

[0002] 已知技术中，通常会以一倍频器来使一信号的频率增加。然而，倍频器通常仅产生单一输出信号，若欲产生差动信号，则须额外增加电路。因此不仅会增加电能的消耗，亦增加了电路的面积。

发明内容

[0003] 因此，本发明的一个目的为提供一种不使用额外的电路仍可产生差动信号的倍频器。

[0004] 本发明的另一目的为提供一种不使用额外的电路仍可产生差动信号的信号倍频方法。

[0005] 本发明一实施例揭示了一种倍频器，包含：一第一输出端；一第二输出端；一第一阻抗模块，其一端耦接一第一预定电位，另一端耦接至该第一输出端；一第二阻抗模块，其一端耦接一第二预定电位，另一端耦接至该第二输出端；一第一路径，耦接于该第一输出端和该第二输出端之间；以及一第二路径，耦接于该第一输出端和该第二输出端之间；其中该第一路径以及该第二路径分别接收一输入信号以及一反相输入信号，该反相输入信号的相位和该输入信号反相，该第一路径以及该第二路径由该输入信号以及该反相输入信号决定导通或不导通；该第一路径导通时，一第一电流自该第一阻抗模块流出并流经该第一路径以流入该第二阻抗模块，藉此该第一阻抗模块在该第一输出端产生一第一输出信号且该第二阻抗模块在该第二输出端产生一第二输出信号；其中该第二路径导通时，一第二电流自该第一阻抗模块流出并流经该第二路径并流入该第二阻抗模块，藉此该第一阻抗模块在该第一输出端产生一第三输出信号且该第二阻抗模块在该第二输出端产生一第四输出信号；其中该第一路径与该第二路径不同时导通，且该第一输出信号与该第三输出信号组出的一第一合成信号的频率以及第二输出信号与该第四输出信号组出的一第二合成信号的频率为该输入信号频率的N倍，其中N为一正有理数。

[0006] 本发明一实施例揭示了一种信号倍频方法，使用在一倍频器上。此倍频器包含一第一路径、一第二路径、一第一阻抗模块以及一第二阻抗模块，此信号倍频方法包含：以该第一路径以及该第二路径分别接收一输入信号以及一反相输入信号，该反相输入信号的相位和该输入信号反相，该第一路径以及该第二路径由该输入信号以及该反相输入信号决定导通或不导通；使一第一电流在该第一路径导通时自该第一阻抗模块流出并流经该第一路径以流入该第二阻抗模块，以使该第一阻抗模块在该第一输出端产生一第一输出信号且使该第二阻抗模块在该第二输出端产生一第二输出信号；使一第二电流在该第二路径导通时自该第一阻抗模块流出并流经该第一路径以流入该第二阻抗模块，以使该第一阻抗模块在该第一输出端产生一第三输出信号且使该第二阻抗模块在该第二输出端产生一第四输出信号；以该第一输出信号以及该第三输出信号合成出一第一合成信号；以及以该第二输出信号以及该第四输出信号合成出一第二合成信号；其中该第一路径与该第二路径不同时导通，且该第一合成信号以及第二合成信号的频率为该输入信号频率的N倍，其中N为一正有理数。

[0007] 藉由前述的实施例，可以在不须额外电路的情况下，产生倍频后的差动信号，可降低电能消耗并减少电路面积。

附图说明

[0008] 图1绘示了根据本发明一实施例的倍频器。

[0009] 图2绘示了图1所示的倍频器的详细电路的其中一例。

[0010] 图3绘示了图2所示的倍频器的电流以及各信号间关系的示意图。

[0011] 图4至图6绘示了图1所示的倍频器的详细电路的其他例子。

[0012] 图7绘示了根据本发明一实施例的信号倍频方法。

[0013] 主要元件符号说明

[0014] 100、400、500、600倍频器

[0015] 101第一路径

[0016] 103第二路径

[0017] 105第一阻抗模块

[0018] 107第二阻抗模块

[0019] To1第一输出端

[0020] To2第二输出端

[0021] C、C1、C2电容

[0022] L1、L2电感

[0023] Ca1、Ca2可变电容

[0024] N1第一NMOSFET

[0025] N2第二NMOSFET

[0026] P1第一PMOSFET

[0027] P2第二PMOSFET

[0028] T1N1、T1N2、T1P1、T1P2第一端

[0029] T2N1、T2N2、T2P1、T2P2第二端

[0030] TCN1、TCN2、TCP1、TCP2控制端

[0031] Tc连接点

具体实施方式

[0032] 图1绘示了根据本发明一实施例的倍频器100。如图1所示，倍频器100包含了一第一输出端To1、一第二输出端To2、一第一路径101、一第二路径103、一第一阻抗模块105以及一第二阻抗模块107。第一路径101和第二路径103均耦接于第一输出端To1和第二输出端To2之间。其中第一路径101以及第二路径103分别接收一输入信号Vin+以及一反相输入信号Vin-。反相输入信号Vin-的相位和输入信号Vin+反相，第一路径101以及第二路径103由输入信号Vin+以及反相输入信号Vin-决定导通或不导通。第一路径101导通时，一第一电流I1自第一阻抗模块101流出并流经第一路径101以流入第二阻抗模块107，藉此第一阻抗模块101在第一输出端To1产生一第一输出信号Vo1且第二阻抗模块Vo2在第二输出端To2产生一第二输出信号Vo2。第二路径103导通时，一第二电流I2自第一阻抗模块105流出并流经第二路径103并流入第二阻抗模块107，藉此第一阻抗模块105在第一输出端To1产生一第三输出信号Vo3且第二阻抗模块103在第二输出端产To2产生一第四输出信号Vo4。第一输出信号Vo1与第三输出信号Vo3会合成出一第一合成信号Vc1，且第二输出信号Vo2与第四输出信号Vo4会合成出一第二合成信号Vc2。其中第一路径101与第二路径103不同时导通，且第一合成信号Vc1的频率以及第二合成信号Vc2的频率为输入信号Vin+或反相输入信号Vin-频率的N倍，其中N为一正有理数。

[0033] 图2绘示了图1所示的倍频器的详细电路的其中一例，但并非用以限定本发明。如图2所示，倍频器100的第一路径101包含了第一NMOSFET(N type metal–oxide–semiconductor field-effect transistor)N1以及第一P NMOSFET(P type metal–oxide–semiconductor field-effect transistor)P1。第二路径103包含了第二NMOSFET N2以及第二PMOSFET P2。第一阻抗模块105包含了电感L1以及可变电容Ca1，而第二阻抗模块107包含了电感L2以及可变电容Ca2。第一NMOSFET N1包含了第一端T1N1、第二端T2N1以及控制端TCN1。第一PMOSFET P1包含了第一端T1P1、第二端T2P1以及控制端TCP1。第二NMOSFET N2包含了第一端T1N2、第二端T2N2以及控制端TCN2。第二PMOSFET P2包含了第一端T1P2、第二端T2P2以及控制端TCP2。各元件间的连接关系已详细绘示于第2图，故在此不再赘述。请留意NMOSFET以及PMOSFET亦可由其他类型的晶体管所代替。

[0034] 图3绘示了图2所示的倍频器的电流以及各信号间关系的示意图，请交互参照图2和图3以了解图2所示的倍频器的作动方式。第一路径101的第一NMOSFETN1的控制端TCN1以及第一PMOSFET P1的控制端TCP1分别接收输入信号Vin+以及反相输入信号Vin-。因此第一路径101会在输入信号Vin+为高电平且反相输入信号Vin-为低电平时导通(图3中的周期T1以及T3)。第二路径103的第二NMOSFET N2的控制端TCN2以及第二PMOSFET P2的控制端TCP2分别接收反相输入信号Vin-以及输入信号Vin+。因此第二路径103会在输入信号Vin+为低电平且反相输入信号Vin-为高电平时导通(图3中的周期T2以及T4)。第一路径101导通时，因为第一阻抗模块105以及第二阻抗模块107有电感L1和L2的存在，因此会共振出如图3所示的第一输出信号Vo1和第二输出信号Vo2。同样的，第二路径103导通时，因为第一阻抗模块105以及第二阻抗模块107有电感L1和L2的存在，因此会共振出如第3图所示的第三输出信号Vo3和第四输出信号Vo4。藉由前述的动作，会在第一输出端T1产生第一合成信号Tc1，而在第二输出端T2产生第二合成信号Tc2。其中第一合成信号Tc1为第一输出信号Vo1和第三输出信号Vo3合成而成，而第二合成信号Tc2为第二输出信号Vo2和第四输出信号Vo4合成而成。

[0035] 在此实施例中，由于第一合成信号Tc1和第二合成信号Tc2是根据输入信号Vin+和反相输入信号Vin-共振而出，因此第一合成信号Tc1和第二合成信号Tc2的频率和输入信号Vin+和反相输入信号Vin-的频率会是倍数关系。于此例中，第一合成信号Tc1和第二合成信号Tc2的频率为输入信号Vin+和反相输入信号Vin-频率的两倍，但并不限定。藉由调整第一阻抗模块105以及第二阻抗模块107中的电感值或电容值，可调整两频率间的关系。也就是说第一合成信号Tc1和第二合成信号Tc2的频率为输入信号Vin+和反相输入信号Vin-频率的N倍，而N可为正有理数。

[0036] 图4至图6绘示了图1所示的倍频器的详细电路的其他例子。在图4中，倍频器400还包含电容C1和C2。电容C1的一端耦接于第一NMOSFET N1的第二端T2N1，另一端耦接地电位。电容C2的一端耦接于第二NMOSFET N2的第二端T2N2，另一端耦接地电位。藉由这样的结构，可以减少杂讯并使电流更稳定。请再参照图2，在图2中，第一NMOSFET N1以及第二NMOSFET N2的第二端T2N1、T2N2不互相耦接，且第一PMOSFET P1以及第二PMOSFET P2的第二端T2P1、T2P2不互相耦接。然而，在图5的实施例中，倍频器500的第一NMOSFET N1以及第二NMOSFET N2的第二端T2N1、T2N2和第一PMOSFET P1以及第二PMOSFET P2的第二端T2P1、T2P2耦接在同一连接点Tc上。藉由图5的结构，可让电路设计上较为容易。而在图6的实施例中，倍频器600还包含了一电容C，其一端耦接连接点Tc而另一端耦接地电位。藉由这样的结构，可以减少杂讯并使电流更稳定。

[0037] 根据前述的实施例，可得到一信号倍频方法，如图7所示，其包含了下列步骤：

[0038] 步骤701

[0039] 以第一路径101以及第二路径103分别接收一输入信号Vin+以及一反相输入信号Vin-。反相输入信号Vin-的相位和输入信号Vin+反相，第一路径101以及第二路径103由输入信号Vin+以及反相输入信号Vin-决定导通或不导通。

[0040] 步骤703

[0041] 使一第一电流I1在第一路径101导通时自第一阻抗模块105流出并流经第一路径101以流入该第二阻抗模块107，以使第一阻抗模块105在第一输出端To1产生一第一输出信号Vo1且使第二阻抗模块107在第二输出端To2产生一第二输出信号Vo2。

[0042] 步骤705

[0043] 使一第二电流I2在第二路径103导通时自第一阻抗模块105流出并流经第二路径103以流入该第二阻抗模块107，以使第一阻抗模块105在第一输出端To1产生一第三输出信号Vo3且使第二阻抗模块107在第二输出端To2产生一第四输出信号Vo4。

[0044] 步骤707

[0045] 以第一输出信号Vo1以及第三输出信号Vo3合成出一第一合成信号Vc1。

[0046] 步骤709

[0047] 以第二输出信号Vo2以及第四输出信号Vo4合成出一第二合成信号Vc2。

[0048] 其中第一路径101与第二路径103不同时导通，且第一合成信号Vc1以及第二合成信号Vc2的频率为该输入信号频率的N倍，其中N为一正有理数。

[0049] 前述的第一合成信号Vc1以及第二合成信号Vc2可组成一差动信号，但亦可视为两单独的信号。因此，前述倍频器可视为产生差动信号的倍频器，但亦可视为产生两单独信号的倍频器。

[0050] 藉由前述的实施例，可以在不须额外电路的情况下，产生倍频后的差动信号，可降低电能消耗并减少电路面积。

[0051] 以上所述仅为本发明较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。