具有修正轮廓的金属栅极的半导体器件

摘要

在一个实施例中，方法包括：提供具有设置在其上的沟槽并且在沟槽中形成多层的半导体衬底。蚀刻在沟槽中所形成的多层，由此提供顶面位于沟槽的顶面之下的至少一个蚀刻层。在又一个实施例中，该方法可以为用于形成更多层的沟槽提供基本V形开口或入口。而且，器件具有修正轮廓金属栅极，例如，具有至少一个金属层。本发明还提供了具有修正轮廓的金属栅极的半导体器件。

权利要求

1.一种制造半导体器件的方法，包括：

提供其上设置有沟槽的半导体衬底；

在包括所述沟槽的所述半导体衬底上形成包括第一层和第二层的多层；以及蚀刻所述第一层和所述第二层，以形成被蚀刻的第一层和被蚀刻的第二层，其中，所述蚀刻包括使设置在所述沟槽中的所述被蚀刻的第一层和所述被蚀刻的第二层中的至少一个的顶面低于所述沟槽的顶面，其中，所述第一层是栅极介电层，而所述第二层是功函金属层，并且在所述沟槽中形成所述多层包括形成介于所述第一层和所述第二层之间的势垒层，所述蚀刻包括：在所述沟槽中将所述栅极介电层蚀刻到第一高度，在所述沟槽中将所述势垒层蚀刻到第二高度，以及在所述沟槽中将所述功函金属层蚀刻到第三高度，所述第一高度、所述第二高度和所述第三高度不同；

在所述沟槽中形成填充金属层，其中，所述填充金属层与所述栅极介电层、所述势垒层、以及所述功函金属层中的每个都具有界面。

2.根据权利要求1所述的方法，其中，所述蚀刻包括选自由电感耦合等离子体(ICP)、变压器耦合等离子体(TCP)、电子回旋共振(ECR)、反应离子蚀刻(RIE)以及它们的组合所组成的组的干蚀刻工艺。

3.根据权利要求1所述的方法，其中，所述蚀刻使设置在所述沟槽中的所述功函层的高度小于设置在所述沟槽中的所述栅极介电层的高度。

4.根据权利要求1所述的方法，进一步包括：

在所述蚀刻之后，在所述沟槽中的被蚀刻的层上形成填充金属层。

5.根据权利要求1所述的方法，其中，所述蚀刻包括：在所述多层中提供为V形轮廓的开口。

6.一种制造半导体器件的方法，包括：

提供其上设置有伪栅极结构的衬底；

去除所述伪栅极结构，以形成沟槽；

在所述衬底上以及在所述沟槽中形成栅极介电层；

在所述沟槽中的所述栅极介电层上形成功函金属层；

修正所述栅极介电层和所述功函金属层的轮廓，以在所述沟槽之上提供为V形轮廓的开口；以及用填充金属来填充所述为V形轮廓的开口，所述填充金属与所述栅极介电层和所述功函金属层均具有界面。

7.根据权利要求6所述的方法，进一步包括：

在修正所述功函金属层的轮廓之前，平坦化所述功函金属层。

8.根据权利要求6所述的方法，进一步包括：

在填充所述为V形轮廓的开口之后，实施平坦化工艺，以在所述沟槽中形成金属栅极结构，其中，所述金属栅极结构包括所述栅极介电层和所述功函金属层。

9.根据权利要求6所述的方法，进一步包括：

在所述栅极介电层上以及在所述功函金属层的下方形成势垒层。

10.根据权利要求9所述的方法，进一步包括：

在修正所述栅极介电层和所述功函金属层的轮廓的同时，修正所述势垒层的轮廓。

11.根据权利要求6所述的方法，其中，修正轮廓包括：电感耦合等离子体(ICP)、变压器耦合等离子体(TCP)、电子回旋共振(ECR)、以及反应离子蚀刻(RIE)中的至少一种。

12.一种半导体器件，包括：

半导体衬底，具有设置在其上的介电层，在所述介电层中限定沟槽；以及金属栅极结构，设置在所述沟槽中，所述金属栅极结构包括第一层和设置在所述第一层上的第二层，所述第一层在所述沟槽中延伸至第一高度，并且所述第二层在所述沟槽中延伸至第二高度，所述第二高度小于所述第一高度，其中，所述第一层是栅极介电层，而所述第二层是金属功函层，所述金属栅极结构进一步包括填充金属层，所述填充金属层与所述第一层和所述第二层具有界面。

13.一种半导体器件，包括：

半导体衬底，具有设置在其上的介电层，在所述介电层中限定沟槽；以及金属栅极结构，设置在所述沟槽中，所述金属栅极结构包括第一层和设置在所述第一层上的第二层，所述第一层在所述沟槽中延伸至第一高度，并且所述第二层在所述沟槽中延伸至第二高度，所述第二高度小于所述第一高度，所述金属栅极结构进一步包括设置在所述第二层上的第三层，所述第三层延伸到小于所述第二高度的第三高度，其中，所述第三层是功函金属层，所述第二层是势垒层，以及所述第一层是栅极介电层；

所述金属栅极结构进一步包括填充金属层，所述填充金属层与所述第一层、所述第二层和所述第三层具有界面。

说明书

具有修正轮廓的金属栅极的半导体器件

技术领域

[0001] 本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件及其形成方法。

背景技术

[0002] 半导体集成电路(IC)工业经历了指数式增长。IC材料和设计的技术进步产生了多代IC，其中，每代都比前一代具有更小和更复杂的电路。在IC演进的过程中，功能密度(即，单位芯片面积上的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺创建的最小部件(或线))减小。该按比例缩小工艺通常通过增加生产效率并且降低相关成本来提供优势。这样的按比例缩小还增加了加工和制造IC的复杂性，对于要被实现的这些进步，需要IC加工和制造的类似发展。

[0003] 在一些IC设计中，作为技术节点收缩所实现的一种进步用金属栅电极来代替典型多晶硅栅电极，以通过减小的特征尺寸来改进器件性能。形成金属栅叠层的一种工艺被称为替换栅极或“后栅极”工艺，“后栅极”工艺“最后”制造最终的栅叠层，从而允许减少数量的随后工艺，随后的工艺包括在形成栅极之后必须执行的高温工艺。这样的工艺使用伪栅叠层，随后去除该伪栅叠层并且用金属栅叠层代替该伪栅叠层。然而，在按比例缩小工艺中存在实现这样的部件和工艺的挑战。例如，填充通过去除伪栅叠层所提供的沟槽具有纵横比，从而存在进行填充而不引入空隙的挑战。

[0004] 从而，虽然形成金属栅极的当前后栅极工艺在很多方面都是合适的，但是期望改进方法和/或器件，以减少诸如间隙填充问题。

发明内容

[0005] 为了解决现有技术中所存在的技术缺陷，根据本发明的一方面，提供了一种方法，包括：提供其上设置有沟槽的半导体衬底；在包括所述沟槽的所述半导体衬底上形成包括第一层和第二层的多层；以及蚀刻所述第一层和所述第二层，以形成被蚀刻的第一层和被蚀刻的第二层，其中，所述蚀刻包括使设置在所述沟槽中的所述被蚀刻的第一层和所述被蚀刻的第二层中的至少一个的顶面低于所述沟槽的顶面。

[0006] 在该方法中，所述蚀刻包括选自由电感耦合等离子体(ICP)、变压器耦合等离子体(TCP)、电子回旋共振(ECR)、反应离子蚀刻(RIE)以及它们的组合所组成的组的干蚀刻工艺。

[0007] 在该方法中，形成的所述第一层是栅极介电层，而所述第二层是功函金属层。

[0008] 在该方法中，所述蚀刻使设置在所述沟槽中的所述功函层的高度小于设置在所述沟槽中的所述栅极介电层的高度。

[0009] 该方法进一步包括：在所述蚀刻之后，在所述沟槽中的被蚀刻的层上形成填充金属层。

[0010] 在该方法中，所述第一层是栅极介电层，而所述第二层是功函金属层，并且在所述沟槽中形成所述多层包括形成介于所述第一层和所述第二层之间的势垒层。

[0011] 在该方法中，所述蚀刻包括：在所述沟槽中将所述栅极介电层蚀刻到第一高度，在所述沟槽中将所述势垒层蚀刻到第二高度，以及在所述沟槽中将所述功函金属层蚀刻到第三高度，所述第一高度、所述第二高度和所述第三高度不同。

[0012] 该方法进一步包括：在所述沟槽中形成填充金属层，其中，所述填充金属层与所述栅极介电层、所述势垒层、以及所述功函金属层中的每个都具有界面。

[0013] 在该方法中，所述蚀刻包括：在所述多层中提供基本为V形轮廓的开口。

[0014] 根据本发明的另一方面，提供了一种方法，包括：提供其上设置有伪栅极结构的衬底；去除所述伪栅极结构，以形成沟槽；在所述衬底上以及在所述沟槽中形成栅极介电层；在所述沟槽中的所述栅极介电层上形成功函金属层；修正所述栅极介电层和所述功函金属层的轮廓，以在所述沟槽之上提供基本为V形轮廓的开口；以及用填充金属来填充所述基本为V形轮廓的开口。

[0015] 该方法进一步包括：在修正所述功函金属层的轮廓之前，平坦化所述功函金属层。

[0016] 该方法进一步包括：在填充所述基本为V形轮廓的开口之后，实施平坦化工艺，以在所述沟槽中形成金属栅极结构，其中，所述金属栅极结构包括所述栅极介电层和所述功函金属层。

[0017] 该方法进一步包括：在所述栅极介电层上以及在所述功函金属层的下方形成势垒层。

[0018] 该方法进一步包括：在修正所述栅极介电层和所述功函金属层的轮廓的同时，修正所述势垒层的轮廓。

[0019] 在该方法中，修正轮廓包括：电感耦合等离子体(ICP)、变压器耦合等离子体(TCP)、电子回旋共振(ECR)、以及反应离子蚀刻(RIE)中的至少一种。

[0020] 根据本发明的又一方面，提供了一种半导体器件，包括：半导体衬底，具有设置在其上的介电层，在所述介电层中限定沟槽；以及金属栅极结构，设置在所述沟槽中，所述金属栅极结构包括第一层和设置在所述第一层上的第二层，所述第一层在所述沟槽中延伸至第一高度，并且所述第二层在所述沟槽中延伸至第二高度，所述第二高度小于所述第一高度。

[0021] 在该半导体器件中，所述第一层是栅极介电层，而所述第二层是金属功函层。

[0022] 在该半导体器件中，所述金属栅极结构进一步包括设置在所述第二层上的第三层，所述第三层延伸到小于所述第二高度的第三高度。

[0023] 在该半导体器件中，所述第三层是功函金属层，所述第二层是势垒层，以及所述第一层是栅极介电层。

[0024] 在该半导体器件中，所述金属栅极结构进一步包括填充金属层，所述填充金属层与所述第一层和所述第二层具有界面。

附图说明

[0025] 当结合附图进行读取时，以下详细说明可以更好地理解本发明的多个方面通过。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了论述的清楚起见，各种部件的尺寸可以任意增加或减小。

[0026] 图1是包括轮廓修正工艺的根据本发明的一个实施例的制造半导体器件的方法。

[0027] 图2至图9是根据方法100的一个或多个步骤制造的示例性半导体器件的截面图。

[0028] 图10是包括轮廓修正工艺的根据本发明的另一个实施例的制造半导体器件的方法。

[0029] 图11至图14是根据方法100的一个或多个步骤所制造的示例性半导体器件的截面图。

[0030] 图15至图20是具有修正轮廓的栅极结构的示例性半导体器件的截面图。

具体实施方式

[0031] 应该理解，以下发明内容提供用于实现本发明的不同特征的多个不同实施例或实例。以下描述部件和布置的特定实例，以简化本发明。当然，这些仅是实例并且不用于进行限定。而且，在以下说明中，在第一部件形成在第二部件上方或上可以包括以直接接触的方式形成的第一部件和第二部件的实施例，并且还可以包括可以在第一部件和第二部件之间形成附加部件，使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，多种部件可以按照不同比例被任意绘制。

[0032] 图1中示出使用替换栅极(还称为后栅极)方法制造半导体器件的方法100，该方法包括修正形成栅极结构的至少一层的轮廓或形状。修正栅极结构的至少一层的轮廓还可以称为再成形栅极结构。轮廓的修正或再成形提供用于沟槽的开口，在沟槽内形成栅极结构，从而允许沟槽的改进间隙填充。这可以提供优点，例如，减少了由于具有高纵横比沟槽的填充困难所导致的可能在替换栅极结构中形成的间隙。图2至图9是根据方法100的一个或多个步骤制造的半导体器件的实施例的截面图。

[0033] 应该理解，方法100包括具有互补金属氧化物半导体(CMOS)技术工艺流程的特征的步骤，因此本文中对其进行简单描述。可以在方法100之前、之后、和/或期间执行附加步骤。类似地，一个附加步骤可以识别可能受益于本文中所描述的方法的器件的其他部分。还应该理解，可以通过互补金属氧化物半导体(CMOS)技术工艺流程来制造图2至图9的半导体器件的多个部分，因此，本文中仅简单地描述了一些工艺。而且，这些器件可以包括多种其他器件和部件，诸如，附加晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但是为了更好地理解本发明的发明思想，简化了这些器件。这些器件还可以包括可以互连的多个半导体器件(例如，晶体管)。器件可以是在集成电路的处理期间所制造的中间器件或其部分，器件可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路、诸如电阻器、电容器和电感器的无源部件、以及诸如P沟道场效应晶体管(PFET)、N沟槽FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(COMS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元及其结合的有源部件。

[0034] 方法100开始于框102，其中，提供具有设置在其上的伪栅极结构的衬底。衬底可以是硅衬底。可选地，衬底可以包括：其他元素半导体，诸如，锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在一个实施例中，衬底是绝缘体上半导体(SOI)衬底。

[0035] 伪栅极结构包括至少一个牺牲层。伪栅极结构可以包括界面层(IL)、栅极介电层、伪栅电极层和/或其他合适层。在一个实施例中，IL可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的介电材料。可以通过化学氧化、热氧化、原子层沉积(ALD)、CVD和/或其他合适电介质来形成IL。在一个实施例中，栅极介电层包括诸如SiO2的氧化物。在其他实施例中，栅极介电层可以包括低-k电介质，诸如，氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其他合适材料。可以通过热氧化、原子层沉积(ALD)和/或其他合适方法来形成介电层。在一个实施例中，伪栅电极层包括多晶硅和/或其他合适材料。可以通过CVD、PVD、ALD、其他合适方法和/或它们的组合来形成伪栅电极层。

[0036] 可以通过包括沉积、光刻图案化以及蚀刻工艺的程序形成伪栅极结构，以形成叠层。如上所述，可以形成或沉积多层。然后，可以图案化这些层，以形成栅叠层。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘、掩膜对准、曝光、曝光后烘焙、使光刻胶显影、冲洗、干燥(例如，硬烘)、其他合适工艺和/或他们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。

[0037] 在实施例中，在形成源极/漏极区(或其部分)之前或之后，可以紧邻伪栅极结构的侧壁形成间隔元件。可以通过沉积介电材料，然后进行各向同性蚀刻工艺来形成间隔元件，然而，其他实施例是可能的。在一个实施例中，间隔元件包括氧化硅、氮化硅和/或其他合适电介质。间隔元件可以包括多层。

[0038] 方法100还可以包括形成附加部件。在一个实施例中，形成源极/漏极区。源极/漏极区可以包括引入合适的掺杂类型：n型或p型掺杂物。源极/漏极区可以包括晕圈或低剂量漏极(LDD)注入、源极/漏极注入、源极/漏极激活和/或其他合适工艺。在其他实施例中，源极/漏极区可以包括凸起源极/漏极区、应变区、外延生长区和/或其他合适技术。

[0039] 在一个实施例中，在伪栅极结构上和周围形成接触蚀刻停止层(CESL)和层间介电(ILD)层。可以用于形成CESL的材料的实例包括氮化硅、氧化硅、氮氧化硅和/或本领域中已知的其他材料。可以通过PECVD工艺和/或其他合适沉积或氧化工艺来形成CESL。ILD层可以包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅玻璃或诸如掺硼磷硅玻璃(BPSG)、掺氟硅玻璃(FSG)、掺磷硅玻璃(PSG)、掺硼硅玻璃(BSG)的掺杂的氧化硅和/或其他合适的介电材料的材料。还可以通过PECVD工艺或其他合适沉积技术来沉积ILD层。

[0040] 然后，方法100继续至框104，其中，去除伪栅极结构，以提供沟槽或开口。伪栅极结构的去除可以包括用于暴露伪栅极结构的顶面的平坦化工艺。平坦化工艺可以包括化学机械平坦化(CMP)工艺。当暴露时，可以通过合适湿和/或干蚀刻工艺整体或部分地去除伪栅极结构。在一个实施例中，去除栅极电介质。在另一个实施例中，栅极电介质保持并且设置在最终栅极结构中。

[0041] 参考图2的实例，示出具有衬底202、ILD层204、CESL206、间隔元件208以及沟槽210的器件200。通过去除伪栅极结构(未示出)提供沟槽210。

[0042] 然后，方法100继续至框106，其中，在沟槽中形成界面层(IL)。界面层可以是栅极介电层，诸如SiO2、Al2O3和/或其他合适材料。可以通过热氧化、化学氧化和/或其他合适工艺来提供界面层。参考图3的实例，界面层(IL)302设置在沟槽210中。

[0043] 然后，方法100进行至框108，其中，在沟槽中形成介电层。介电层(和/或IL)可以提供用于半导体器件的栅极电介质。在一个实施例中，介电层包括诸如氧化铪(HfO2)的高-k介电层。可选地，高-k介电层可以任选地包括其他高-k电介质，诸如，TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其他合适材料。可以通过ALD和/或其他合适方法形成介电层。参考图4的实例，在衬底上形成介电层402。介电层402可以是高-k介电层。

[0044] 然后，方法100进行至框110，其中，在衬底上(包括在沟槽中)形成势垒层。势垒层可以包括TaN，然而，其他合成物也是合适的。在一个实施例中，势垒层是复合层。参考图5的实例，势垒层502设置在衬底202上(包括在沟槽210中)。在一个实施例中，省略框110。

[0045] 然后，方法100进行至框112，其中，在衬底上(包括在沟槽中)形成功函金属层。包括在栅极结构中的功函金属层可以是n型或p型功函层。示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适p型功函材料或它们的组合。示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适n型功函材料或它们的组合。功函层可以包括多层(例如，为复合层)。可以通过CVD、PVD、ALD和/或其他合适工艺来沉积功函层。

[0046] 参考图6的实例，在衬底202上(包括在沟槽210中)沉积功函金属层602。示出功函金属层602作为在衬底210上所示的两个沟槽之间的邻接层；然而，其他实施例是可能的。例如，可以根据与要在沟槽中形成的栅极相关的器件类型，形成不同的功函金属层。

[0047] 在一个实施例中，在上述步骤之前或之后，可以在沟槽中形成附加层。在一个实施例中，在功函层之后形成附加势垒层。

[0048] 然后，方法100进行至框114，其中，对上文参考框106、108、110和/或112所描述的沉积层中的至少一个执行轮廓修正工艺(例如，再成形)。轮廓修正工艺可以去除层的多个部分，使得提供用于沟槽的被修正的入口轮廓。轮廓修正工艺可以包括湿蚀刻和/或干蚀刻工艺。可以在单个蚀刻步骤中实施轮廓修正工艺。在另一个实施例中，修正包括多个步骤。在一个实施例中，框114在形成功函金属层之后发生。然而，例如，在沟槽中形成下一层之前，框114可以可选地或另外地在以上参考框106、108以及110所描述的沉积步骤中的任一个沉积步骤之后发生。在一个实施例中，修正/再成形在电介质(例如，HK电介质)沉积之后(例如，在势垒层之前)发生。在一个实施例中，修正/再成形在势垒层形成之后(例如，在功函层之前)发生。在一个实施例中，修正/再成形在功函层形成之后发生。

[0049] 参考图7的实例，示出了修正轮廓开口702。修正轮廓702开口基本上是V形的。然而，其他形状可能包括本文中所描述的那些形状。

[0050] 如图7所示，在修正之后，层602和502中的至少一个的高度不延伸到沟槽210的顶部。在其他实施例中，302、402、502和602中的一个或多个可以不延伸到沟槽210的顶部。

[0051] 如上所述，轮廓修正工艺可以包括蚀刻工艺或多种工艺。在一个实施例中，蚀刻工艺是诸如等离子体蚀刻工艺的干蚀刻。示例性工艺包括但不限于电感耦合等离子体(ICP)、变压器耦合等离子体(TCP)、电子回旋共振(ECR)、反应离子蚀刻(RIE)和/或其他合适工艺。在一个实施例中，在蚀刻中所使用的反应气体可以包括BCl3、Cl2、HBr、O2和/或其他合适蚀刻剂。在一个实施例中，除了或代替干蚀刻工艺，轮廓修正工艺可以包括湿蚀刻工艺。湿蚀刻工艺可以包括诸如NH4OH、APM(氢氧化铵-过氧化氢混合物)、HPM(盐酸-过氧化氢-水混合物)的蚀刻剂和/或其他合适蚀刻剂。

[0052] 然后，方法100进行至框116，其中，在沟槽中并且在轮廓修正层上形成填充金属。填充层可以包括Co-Al、Al、W、或Cu和/或其他合适材料。可以通过CVD、PVD、电镀和/或其他合适工艺来形成填充金属。参考图8的实例，填充金属802设置在衬底202上。

[0053] 然后，方法100进行至框118，其中，实施平坦化工艺。平坦化工艺可以包括CMP工艺。参考图9的实例，平坦化工艺形成表面902。

[0054] 平坦化在沟槽中形成栅极结构。栅极结构是金属栅极结构(例如，包括金属功函层或金属栅电极)。栅极结构可以包括界面层、栅极介电层、势垒层、功函层、填充层和/或其他合适层。参考图9的实例，示出金属栅极结构904。金属栅极结构904包括IL302、电介质402、缓冲层502、功函金属层602以及填充层802。

[0055] 方法100的实施例可以提供上文参考框116所述的诸如填充金属的改进间隙填充的优点。例如，在实施例中，修正轮廓开口(诸如，基本V-形)允许该填充金属以减小间隙填充沟槽的剩余部分。

[0056] 图10示出使用替换栅极(还称为后栅极)方法制造半导体器件的方法1000，该替换栅极方法包括修正栅极结构的至少一层的轮廓。修正栅极结构的至少一层的轮廓还可以称为再成形栅极结构。轮廓的修正或再成形提供沟槽的开口，在该沟槽的开口内形成栅极结构，在实施例中允许沟槽的改进间隙填充。这可以提供例如避免由于高纵横比沟槽的填充困难所导致在替换栅极结构中可能形成的间隙的优点。图2至图6和图11至图14是根据方法1000的一个或多个步骤所制造的半导体器件的实施例的截面图。

[0057] 应该理解，方法1000包括具有互补金属氧化物半导体(CMOS)技术工艺流程的特征的步骤，因此，本文中仅对其进行简单描述。在方法1000之前、之后和/或期间可以执行附加步骤。类似地，一个附加步骤可以识别受益于本文中所述的方法的器件的其他部分。还应该理解，可以通过互补金属氧化物半导体(CMOS)技术工艺流程制造图2至图6和图11至图14的半导体器件的多个部分，因此，本文中仅简单地描述了一些工艺。而且，这些器件可以包括多种其他器件和部件，诸如附加晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但是为了更好地理解本发明的发明思想简化了这些器件。这些器件还可以包括可以互连的多个半导体器件(例如，晶体管)。器件可以是在集成电路加工期间所制造的中间器件或其部分，该器件可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路、诸如电阻器、电容器以及电感器的无源部件、以及诸如P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元以及它们的组合的有源部件。

[0058] 方法1000开始于框1002，其中，提供具有设置在其上的伪栅极结构的衬底。框1002基本上类似于上文参考图1的方法100所述的框。

[0059] 然后，在替换栅极工艺特有的随后工艺之后，方法1000继续至框1004，其中，去除伪栅极结构，以提供沟槽或开口。框1004可以基本上类似于上文参考图1所述的方法100的框104。如上所述，图2示出衬底202、ILD层204、CESL206、间隔元件208以及沟槽210。

[0060] 然后，方法1000进行至框1006，其中，在沟槽中形成界面层。界面层可以基本类似于以上参考图1的方法100的框106所描述的。类似地，图3和界面层302的说明是示例性的。

[0061] 然后，方法1000进行至框1008，其中，在衬底上的沟槽中形成介电层。介电层(和/或IL)可以提供用于半导体器件的栅极电介质。框1008可以基本类似于以上参考图1所述的方法100的框108。类似地，图4和介电层402的说明是示例性的。

[0062] 然后，方法1000进行至框1010，其中，在衬底上(包括在沟槽中)形成势垒层。框1010可以基本类似于以上参考图1描述的方法100的框110。类似地，图5和势垒层502的说明是示例性的。

[0063] 然后，方法1000进行至框1012，其中，在衬底上(包括在沟槽中)形成功函金属层。框1012可以基本类似于以上参考图1描述的方法100的框112。类似地，图6和功函金属层602的说明是示例性的。在方法1000的实施例中，在上述步骤之前或之后，可以在沟槽中形成附加层。例如，在一个实施例中，在功函层之后形成附加势垒层。

[0064] 然后，方法1000进行至框1014，其中，执行平坦化工艺。平坦化工艺可以包括CMP工艺。CMP工艺可以是金属CMP，例如，去除暴露的金属层并且在下面的非金属层处停止。在一个实施例中，平坦化工艺去除功函层的多个部分。参考图11的实例，执行平坦化工艺，以得到表面1102。表面1102示出从ILD层的表面去除功函层602。表面1102可以包括势垒层502。在一个实施例中，表面102包括介电层402。

[0065] 然后，方法1000进行至框1016，其中，对以上参考框1006、1008、1010和/或1012所述的沉积层中的至少一个实施轮廓修正工艺(例如，再成形)。轮廓修正工艺可以去除层的多个部分，使得提供用于沟槽的修正入口轮廓开口。轮廓修正工艺可以包括湿蚀刻和/或干蚀刻工艺。可以在单个蚀刻步骤中实施轮廓修正工艺。在另一个实施例中，修正包括多个步骤。在一个实施例中，框1016在形成功函金属层之后发生。然而，可选地或另外地，例如，在沟槽中形成下一层之前，框1016可以在以上结合框1006、1008和1010所述的沉积步骤中的任一个之后发生。在一个实施例中，修正/再成形在电介质(例如，HK电介质)沉积之后(例如，在势垒层之前)发生。在一个实施例中，修正/再成形在势垒层形成之后(例如，在功函层之前)发生。在一个实施例中，修正/再成形在功函层形成之后发生。

[0066] 参考图12的实例，示出修正轮廓开口1202。修正轮廓1202基本是V形的。然而，其他形状可能包括本文中描述的那些形状。

[0067] 在修正之后，层402、602和502中的至少一个的高度不延伸到沟槽210的顶部。在其他实施例中，302、402、502和602中的一个或多个可以不延伸至沟槽210的顶部。

[0068] 如上所述，轮廓修正工艺可以包括蚀刻工艺或多种工艺。在一个实施例中，蚀刻工艺是诸如等离子体蚀刻工艺的干蚀刻。示例性工艺包括但不限于电感耦合等离子体(ICP)、变压器耦合等离子体(TCP)、电子回旋共振(ECR)、反应离子蚀刻(RIE)和/或其他合适工艺。在一个实施例中，在蚀刻中使用的反应气体可以包括BCl3、Cl2、HBr、O2和/或其他合适蚀刻剂。在一个实施例，除了或代替干蚀刻工艺，轮廓修正工艺可以包括湿蚀刻工艺。湿蚀刻工艺可以包括诸如NH4OH、APM(氢氧化铵-过氧化氢混合物)、HPM(盐酸-过氧化氢-水混合物)的蚀刻剂和/或其他合适蚀刻剂。

[0069] 然后，方法1000进行至框1018，其中，在沟槽中以及在轮廓修正层上形成填充金属。填充层可以包括Co-Al、Al、W或Cu和/或其他合适材料。可以通过CVD、PVD、电镀和/或其他合适工艺形成填充金属。参考图13的实例，填充金属802设置在衬底202上。

[0070] 然后，方法1000进行至框1020，其中，实施平坦化工艺。平坦化工艺可以包括CMP工艺。参考图14的实例，平坦化工艺形成表面1402。

[0071] 平坦化还在沟槽中形成栅极结构。栅极结构是金属栅极结构(例如，包括金属功函层或金属栅电极)。栅极结构可以包括界面层、栅极介电层、势垒层、功函层、填充层和/或其他合适层。参考图14的实例，示出金属栅极结构1404。金属栅极结构1404包括界面层302、介电层402、势垒层502以及功函层602。然而，包括附加层和/或较少层的其他实施例是可能的。

[0072] 方法1000的实施例可以提供以上参考框1018所述的诸如填充金属的改进间隙填充的优点。例如，在实施例中，修正轮廓开口(诸如，基本V形)允许填充金属填充沟槽的剩余部分，没有或者具有减少间隙。

[0073] 注意，上述方法示出代替IL和栅极介电层以及上面的伪栅电极的替换栅极或后栅极工艺。然而，在其他实施例中，最初形成的栅极介电层可以保持在最终器件中。例如，可以对在牺牲栅电极(在栅电极的去除之后)下面所形成的栅极介电层实施轮廓修改或再成形。

[0074] 上文在图7和图12中所述的实施例示出基本V-形修正或开口，其中，蚀刻栅极结构的每层，以提供基本共线边缘(参见参考线A)。然而，其他实施例可能包括但不限于以下在图15至图20中所述的那些形状。

[0075] 可以使用图1的方法100和/或图10的方法1000来形成图15至图20的器件。

[0076] 图15示出具有栅极结构1502的器件1500。栅极结构1502包括IL302、介电层402、势垒层502、功函金属层602和填充金属层802。注意，例如，也可以包括诸如保护层、附加势垒层等的其他层。类似地，可以省略一层或多层。IL302、介电层402、势垒层502、功函金属层602和填充金属层802中的一个或多个可以包括多层。栅极结构1502的高度是H1。H1可以是通过去除伪栅极结构所形成的沟槽的深度。介电层402的高度是H2。势垒层502的高度是H3。
功函金属层602的高度是H3。在器件1500的实施例中，H1＞H2＞H3＞H4。

[0077] 可以通过单个蚀刻步骤(例如，湿蚀刻、干蚀刻、等离子体蚀刻和/或其他合适蚀刻工艺)来提供栅极结构1502的多层的不同高度。例如，材料基于所选蚀刻工艺的选择性的不同蚀刻率可以提供多层的不同高度。在其他实施例中，可以实施多个蚀刻步骤。可以通过基本类似于以上参考图1的框114和/或图10的框1016所讨论的轮廓修正工艺来提供栅极结构1502的多层的不同高度。

[0078] 图16示出具有栅极结构1602的器件1600。栅极结构1602包括IL302、介电层402、势垒层502、功函金属层602和填充金属层802。注意，例如，也可以包括诸如保护层、附加势垒层等的其他层。类似地，可以省略一层或多层。IL302、介电层402、势垒层502、功函金属层602和填充金属层802中的一个或多个可以包括多层。栅极结构1602的高度是H1。H1可以是通过去除伪栅极结构所形成的沟槽的深度。介电层402的高度是H2。势垒层502的高度是H3。
功函金属层602的高度是H4。在器件1600的实施例中，H1＞H2＞H4＞H3。

[0079] 可以通过单个蚀刻步骤(例如，湿蚀刻、干蚀刻、等离子体蚀刻、和/或其他合适蚀刻工艺)提供栅极结构1602的多层的不同高度。例如，材料基于所选蚀刻工艺的选择性的不同蚀刻率可以提供多层的不同高度。在其他实施例中，可以实施多个蚀刻步骤。可以通过基本类似于以上参考图1的框114和/或图10的框1016所讨论的轮廓修正工艺提供栅极结构1602的多层的不同高度。

[0080] 图17示出具有栅极结构1702的器件1700。栅极结构1702包括IL1302、介电层402、势垒层502、功函金属层602和填充金属层802。注意，也可以包括诸如保护层、附加势垒层等的其他层。类似地，可以省略一层或多层。IL302、介电层402、势垒层502、功函金属层602和填充金属层802中的一个或多个可以包括多层。栅极结构1702的高度是H1。H1可以是通过去除伪栅极结构所形成的沟槽的深度。介电层402的高度是H2。势垒层502的高度是H3。功函金属层602的高度是H4。在器件1700的实施例中，H1＞H3＞H2＞H4。

[0081] 可以通过单个蚀刻步骤(例如，湿蚀刻、干蚀刻、等离子体蚀刻、和/或其他合适蚀刻工艺)提供栅极结构1702的多层的不同高度。例如，材料基于所选蚀刻工艺的选择性的不同蚀刻率可以提供用于多层的不同高度。在其他实施例中，可以实施多个蚀刻步骤。可以通过基本类似于以上参考图1的框114和/或图10的框1016描述的轮廓修正工艺来提供栅极结构1702的多层的不同高度。

[0082] 图18示出具有栅极结构1802的器件1800。栅极结构1802包括IL302、介电层402、势垒层502、功函金属层602和填充金属层802。注意，也可以包括诸如保护层、附加势垒层等的其他层。类似地，可以省略一层或多层。IL302、介电层402、势垒层502、功函金属层602和填充金属层802中的一个或多个可以包括多层。栅极结构1802的高度是H1。H1可以是通过去除伪栅极结构所形成的沟槽的深度。介电层402的高度是H2。势垒层502的高度是H3。功函金属层602的高度是H4。在器件1800的实施例中，H1＞H3＞H4＞H2。

[0083] 可以通过单个蚀刻步骤(例如，湿蚀刻、干蚀刻、和/或其他合适蚀刻工艺)提供栅极结构1802的多层的不同高度。例如，材料基于所选蚀刻工艺的选择性的不同蚀刻率可以提供用于多层的不同高度。在其他实施例中，可以实施多个蚀刻步骤。可以通过基本类似于以上参考图1的框114和/或图10的框1016描述的轮廓修正工艺来提供栅极结构1802的多层的不同高度。

[0084] 图19示出具有栅极结构1902的器件1900。栅极结构1902包括IL302、介电层402、势垒层502、功函金属层602和填充金属层802。应该注意，也可以包括诸如保护层、附加势垒层等的其他层。类似地，可以省略一层或多层。IL302、介电层402、势垒层502、功函金属层602和填充金属层802中的一个或多个可以包括多层。栅极结构1902的高度是H1。H1可以是通过去除伪栅极结构所形成的沟槽的深度。介电层402的高度是H2。势垒层502的高度是H3。功函金属层602的高度是H4。在器件1900的实施例中，H1＞H4＞H3＞H2。

[0085] 可以通过单个蚀刻步骤(例如，湿蚀刻、干蚀刻、和/或其他合适蚀刻工艺)提供栅极结构1902的多层的不同高度。例如，材料基于所选蚀刻工艺的选择性的不同蚀刻率可以提供多层的不同高度。在其他实施例中，可以实施多个蚀刻步骤。可以通过基本类似于以上参考图1的框114和/或图10的框1016描述的轮廓修正工艺来提供栅极结构1902的多层的不同高度。

[0086] 图20示出具有栅极结构2002的器件2000。栅极结构2002包括IL302、介电层402、势垒层502、功函金属层602和填充金属层802。注意，也可以包括诸如保护层、附加势垒层等的其他层。类似地，可以省略一层或多层。IL302、介电层402、势垒层502、功函金属层602和填充金属层802中的一个或多个可以包括多层。栅极结构2002的高度是H1。H1可以是通过去除伪栅极结构所形成的沟槽的深度。介电层402的高度是H2。势垒层502的高度是H3。功函金属层602的高度是H4。在器件2000的实施例中，H1＞H4＞H2＞H3。

[0087] 可以通过单个蚀刻步骤(例如，湿蚀刻、干蚀刻、和/或其他合适蚀刻工艺)提供栅极结构2002的多层的不同高度。例如，材料基于所选蚀刻工艺的选择性的不同蚀刻率可以提供多层的不同高度。在其他实施例中，可以实施多个蚀刻步骤。可以通过基本类似于以上参考图1的框114和/或图10的框1016描述的轮廓修正工艺提供栅极结构2002的多层的不同高度。

[0088] 总之，在本文中所公开的方法和器件提供用于例如具有被再成形(例如，高度减小)的栅叠层的一层或多层的修正轮廓栅极结构。在这种情况下，本发明的实施例可以提供优于现有技术器件的优点。本发明的优点包括在替换栅极或后栅极工艺中的沟槽的改进间隙填充。应该理解，本文中所公开的不同实施例提供不同公开内容，但是可以在不脱离本发明的精神和范围的情况下，本文中可以进行多种改变、替换和更改。作为一个实例，本文中所提供的各种示图可以示出平面晶体管。然而，本领域技术人员应该认识到，例如，还将本发明应用于鳍式场效应晶体管器件(finFET)，其中，还由替换栅极或后栅极工艺提供栅极结构。

[0089] 因此，在一个实施例中，描述具有设置在其上的沟槽的半导体衬底的方法。在沟槽中形成多层。蚀刻在沟槽中所形成的多层，从而提供具有位于沟槽的顶面下方的顶面的至少一个蚀刻层。换句话说，沟槽中的蚀刻层的高度小于沟槽的高度。

[0090] 在一个实施例中，形成蚀刻层的蚀刻包括选自由电感耦合等离子体(ICP)、变压器耦合等离子体(TCP)、电子回旋共振(ECR)、和反应离子蚀刻(RIE)以及它们的组合所构成的组的干蚀刻工艺。

[0091] 在一个实施例中，沟槽中的多层包括栅极介电层和功函金属层。在又一个实施例中，蚀刻提供设置在沟槽中的功函层的高度，其小于设置在沟槽中的栅极介电层的高度。在另一个实施例中，多层包括栅极介电层和功函层，并且蚀刻工艺蚀刻栅极介电层和功函层中的至少一个。在一个实施例中，蚀刻工艺提供在沟槽中具有第一高度的栅极介电层和在沟槽中具有第二高度的功函层，其中，第二高度小于第一高度，并且通过位于沟槽的顶面下面的顶面来限定第一高度。

[0092] 在一个实施例中，在蚀刻之后，在被蚀刻层上的沟槽中形成填充金属层。蚀刻该层可以包括在多层中提供基本V形轮廓开口。

[0093] 在本文所描述的另一种方法中，方法包括提供设置在其上的伪栅极结构的衬底。去除伪栅极结构，以形成沟槽。在衬底上并且在沟槽中形成栅极介电层，并且在沟槽中的栅极介电层上形成功函金属层。栅极介电层和功函金属层的轮廓被修正，以在沟槽上提供基本V形轮廓开口。然后，用填充金属填充基本V形轮廓开口。

[0094] 在又一个实施例中，在修正功函金属层的轮廓之前，平坦化功函金属层。在一个实施例中，方法进一步包括：在填充基本V形轮廓开口之后实施平坦化工艺，以在沟槽中形成金属栅极结构。金属栅极结构包括栅极介电层和功函金属层。

[0095] 在一个实施例中，方法还包括：在栅极介电层上并且在功函金属层下面形成势垒层。在修正栅极介电层和功函金属层的轮廓的同时，也可以修正势垒层的轮廓。

[0096] 修正轮廓包括以下至少一个工艺：电感耦合等离子体(ICP)、变压器耦合等离子体(TCP)、电子回旋共振(ECR)以及反应离子蚀刻(RIE)。

[0097] 本文中还描述具有设置在其上的介电层的半导体衬底的半导体器件。在介电层中限定沟槽。在沟槽中设置金属栅极结构。金属栅极结构包括第一层和设置在第一层上的第二层。第一层延伸到沟槽中的第一高度并且第二层延伸到沟槽中的第二高度；第二高度小于第一高度。

[0098] 在器件的实施例中，第一层是栅极介电层，而第二层是金属功函层。在一个实施例中，金属栅极结构进一步包括设置在第二层上的第三层。第三层延伸到小于第二高度的第三高度。在又一个实施例中，第三层是功函金属层，第二层是势垒层，并且第一层是栅极介电层。在器件的实施例中，金属栅极结构进一步包括填充金属层。填充金属层具有与第一层和第二层的界面。