用于形成金属氧化物半导体器件结构的鳍的方法

摘要

公开了用于在晶体管中形成鳍的方法。在一个实施例中，一种制造器件的方法包括在衬底上形成硅鳍，以及在衬底上且邻近硅鳍形成介电层，从而暴露每个硅鳍的上部区域。随后可以在硅鳍的上部区域上外延生长锗，以形成锗鳍。

权利要求

1.一种制造器件的方法，包括：在衬底上形成硅鳍；

在所述衬底上且邻近所述硅鳍形成第一介电层，从而暴露所述硅鳍的上部区域；

在所述硅鳍的上部区域上外延生长锗层；

在所述衬底上沉积第二介电层；以及使所述第二介电层凹陷以暴露所述硅鳍的上表面。

2.根据权利要求1所述的方法，其中在所述衬底上形成所述第一介电层包括：在所述衬底上沉积所述第一介电层；

使所述第一介电层凹陷以暴露所述硅鳍的所述上部区域。

3.根据权利要求1所述的方法，还包括：选择性蚀刻所述硅鳍的所暴露的上表面至低于所述第二介电层的上部区域和所述锗层的上部区域的凹陷水平。

4.根据权利要求1所述的方法，还包括：选择性蚀刻所述硅鳍的所暴露的上表面至低于所述第二介电层的上部区域和所述锗层的上部区域的凹陷水平；以及在所述衬底上沉积第三介电层。

5.根据权利要求1所述的方法，还包括：选择性蚀刻所述硅鳍的所暴露的上表面至低于所述锗层的下部区域的凹陷水平；以及在所述衬底上沉积第三介电层。

6.一种制造器件的方法，包括：在衬底上形成硅鳍；

在所述硅鳍上外延生长锗层或硅锗层；

在所述锗层或硅锗层上沉积第一介电层；

使所述第一介电层平面化，从而暴露所述硅鳍的上表面并暴露所述锗层或硅锗层的上表面；

选择性蚀刻所述硅鳍的所暴露的上表面至低于所述第一介电层的上部区域和所述锗层或硅锗层的上部区域的凹陷水平。

7.根据权利要求6所述的方法，还包括：在所述衬底上沉积第二介电层。

8.根据权利要求6所述的方法，其中所述锗层或硅锗层包括锗鳍或硅锗鳍，所述锗鳍或硅锗鳍的间距大约为所述硅鳍间距的一半。

9.一种制造器件的方法，包括：在衬底上形成硅鳍；

在所述衬底上且邻近所述硅鳍形成介电层，从而暴露所述硅鳍的上表面；

选择性蚀刻所述硅鳍的所暴露的上表面至低于所述介电层的上部区域的凹陷水平；

在所述硅鳍的所暴露的上表面上沉积锗层或硅锗层；以及对所述锗层或硅锗层进行退火，以形成晶体锗鳍或硅锗鳍。

10.根据权利要求9所述的方法，还包括：对所述锗层或硅锗层以及所述介电层的上部区域进行平面化。

11.一种互补金属氧化物半导体集成电路，包括：N型金属氧化物半导体器件，其具有第一高度的鳍；以及P型金属氧化物半导体器件，其具有第二高度的锗鳍和第三高度的对应硅鳍，其中所述第二高度不同于所述第三高度，其中所述锗鳍的间距大约是所述P型金属氧化物半导体器件的硅鳍间距的一半。

12.根据权利要求11所述的互补金属氧化物半导体集成电路，其中所述锗鳍形成所述P型金属氧化物半导体器件的主体。

13.根据权利要求11所述的互补金属氧化物半导体集成电路，其中所述N型金属氧化物半导体器件的鳍包括硅鳍，其中所述硅鳍形成所述N型金属氧化物半导体器件的主体。

说明书

用于形成金属氧化物半导体器件结构的鳍的方法

技术领域

[0001] 本公开的实施例涉及用于形成金属氧化物半导体器件结构的鳍的方法。

背景技术

[0002] 微电子集成电路(诸如微处理器)包括数以亿计的晶体管。集成电路的速度主要取决于这些晶体管的性能。因此，该行业已开发了独特的结构(诸如非平面晶体管)以提高性能。

[0003] 诸如锗(Ge)之类的可替代沟道材料使更高性能的晶体管成为可能。这些材料与硅衬底集成在一起，从而成为最有用的。集成方案应当允许为设计中的每一晶体管选择晶体管材料类型。如今硅上的锗的异质外延利用晶片级或利用中间的SiGe组成的厚的缓冲层的大面积覆盖层增长而实现，以适应晶格失配缺陷。厚的缓冲使得难以形成与Si混合的用于单回路的小Ge岛。相较于常规的Si晶片，这种方法也存在相对高的缺陷密度。

附图说明

[0004] 在附图的视图中，本发明的实施例通过举例而不是通过限制来示出，并且在附图中：

[0005] 图1是示出根据本发明的一个实施例的形成具有鳍的器件(例如，晶体管)的方法100的流程图；

[0006] 图2a-2c示出根据本发明的一个实施例的用于形成诸如PMOS器件或NMOS器件之类的晶体管的鳍的截面图；

[0007] 图3是示出根据本发明的一个实施例的形成具有鳍的器件(例如，晶体管)的方法300的流程图；

[0008] 图4a-4g示出根据本发明的一个实施例的用于形成诸如PMOS器件或NMOS器件之类的晶体管的鳍的截面图；

[0009] 图5是示出根据本发明的一个实施例的形成具有鳍的器件(例如，晶体管)的方法500的流程图；

[0010] 图6a-6j示出根据本发明的一个实施例的用于形成诸如PMOS器件或NMOS器件之类的晶体管的鳍的截面图；

[0011] 图7是示出根据本发明的一个实施例的形成具有鳍的器件(例如，晶体管)的方法700的流程图；

[0012] 图8a-8d示出根据本发明的一个实施例的用于形成诸如PMOS器件或NMOS器件之类的晶体管的鳍的截面图；

[0013] 图9是示出根据本发明的一个实施例的形成具有鳍的器件(例如，晶体管)的方法900的流程图；

[0014] 图10a-10f示出根据本发明的一个实施例的用于形成诸如PMOS器件或NMOS器件之类的晶体管的鳍的截面图；

[0015] 图11示出根据本发明的实施例的互补金属氧化物半导体(CMOS)集成电路1100的部分，其包括具有金属栅电极1120的n型非平面晶体管1110和p型非平面晶体管1150；以及[0016] 图12示出根据本发明的实施例的系统1200的框图。

具体实施方式

[0017] 在下文详细的描述中，参照了附图，附图通过图示示出了可以实践所主张主题的具体实施例。这些实施例被足够详细地描述，以使本领域技术人员能够实践本主题。要理解，各种实施例尽管不同，但不一定是相互排斥的。例如，本文描述的与一个实施例有关的具体特征、结构或特点可以在不脱离所要求的主题的精神和范围的情况下，在其它实施例内实现。此外，要理解，在不脱离所主张主题的精神和范围的情况下，可以修改每一公开的实施例内单个元件的位置或布置。因此，下文详细的描述不应当被视为具有限制意义，并且主题的范围连同所附权利要求承担的全范围的等同物一起，仅由所附权利要求定义，适当地说明。在附图中，同样的附图标记表示贯穿若干视图的相同或相似的元件或功能，并且未必按比例绘制本文中描述的元件，相反，可以扩大或缩小单个元件，以更容易地理解本描述上下文中的元件。在制造诸如三栅晶体管和FinFET之类的非平面晶体管中，非平面半导体主体可以用于形成能够充分消耗非常小的栅长(例如，短于约30nm)的晶体管。这些半导体主体一般是鳍状的，并因此，一般被称为晶体管“鳍”。例如在三栅晶体管中，晶体管鳍具有在体半导体衬底或绝缘体上硅衬底上形成的顶表面和两个相对的侧壁。栅极电介质可以在半导体主体的顶表面和侧壁上形成，并且栅电极可以形成在半导体主体顶表面上的栅极电介质之上并邻近半导体主体的侧壁上的栅极电介质。因此，由于栅极电介质和栅电极邻近半导体主体的三个表面，形成了三个独立的沟道和栅极。由于形成了三个独立的沟道，半导体主体可以在晶体管接通时完全耗尽。至于finFET晶体管，栅极材料和电极仅接触半导体主体的侧壁，从而形成两个独立的沟道(而不是三栅晶体管中的三个)。

[0018] 本描述的实施例涉及包括三栅晶体管和finFET晶体管的微电子器件的制造。在至少一个实施例中，本主题涉及仅在需要晶体管的局部区域中形成结晶Ge鳍的方法。这些方法包括用于使薄的Ge层生长的选择性生长方法。小体积的Ge允许无成核现象的扩展缺陷的生长。鳍机械上比体衬底更柔顺，因为鳍将在减少生长层的应力并允许更厚的膜的稳定生长的薄膜外延期间拉伸。对比现有的方法，选择性生长不需要使用缓冲层。本文描述的方法包括Ge在Si上的选择性生长，以形成晶体管的鳍体。在实施例中，选择性生长方案允许将Ge从Si种晶分离，以形成绝缘体上锗(GOI)结构。

[0019] 图1是示出根据本发明的一个实施例的形成具有鳍的器件(例如，晶体管)的方法100的流程图。方法100包括在方框102处，在衬底上形成硅鳍。例如，衬底可以利用光致抗蚀剂掩模来图案化，并随后进行蚀刻，以形成硅鳍。随后，方法100在方框104处，在衬底上并邻近硅鳍形成介电层，从而暴露每一硅鳍的上部区域。随后，在方框106处，在所暴露的鳍的上部区域生长外延层。在一个实施例中，在硅鳍的上部区域外延生长锗。在另一实施例中,在硅鳍的上部区域外延地生长硅锗。在实施例中，在III-V族衬底(例如，GaAs)或IV族衬底(例如，Ge)上生长III-V族材料。随后利用常规的晶体管处理(例如，Trigate或finfet处理)继续方法100。例如，该处理可以包括沉积伪氧化物和栅极多晶硅，图案化并蚀刻多晶硅栅极，沉积并蚀刻用于栅极的间隔材料，并在方框108处形成包括外延源极/漏极生长的源极/漏极区域。该处理还可以包括在方框110形成触点以及利用栅极氧化层/金属栅极替换多晶硅栅极的金属栅极替换过程。

[0020] 图2a-2c示出了根据本发明的一个实施例的用于形成诸如PMOS器件或NMOS器件之类的晶体管的鳍的截面图。可以利用这些截面图示出方法100。器件200包括如图2a所示出的衬底202、硅鳍204和介电层206。在该方法中，形成的薄硅鳍将成为晶体管主体(例如，PMOS主体)的核心。薄硅鳍还可以用作NMOS器件的主体。随后，在Si芯上外延地生长薄膜208(例如，锗，硅锗)，以实现如图2b所示出的晶体管主体。晶体管处理继续并包括在如图2c所示出的鳍上设置的伪氧化物和多晶硅栅220。可以根据常规处理利用栅极氧化层和金属栅极来替换多晶硅栅极220。

[0021] 在一个实施例中，硅鳍可以具有30-50纳米的高度，5-10纳米的宽度，以及鳍之间50-100纳米的间距。膜208可以具有取决于膜类型的5-10纳米的厚度。

[0022] 图3是示出根据本发明的一个实施例的形成具有鳍的器件(例如，晶体管)的方法300的流程图。方法300包括在方框302处在衬底上形成硅鳍。例如，衬底可以利用光致抗蚀剂掩模来图案化，并随后进行蚀刻，以形成硅鳍。随后，在方框304处在鳍上生长外延层。在一个实施例中，在硅鳍上外延地生长锗。在另一实施例中，在硅鳍上外延地生长硅锗。在实施例中，在III-V族衬底(例如，GaAs)或IV族衬底(例如，Ge)上生长III-V族材料。随后，在方框306处，方法300在衬底上并邻近硅鳍形成介电层，从而利用介电层覆盖硅鳍。在方框308处，去除(例如，蚀刻，平面化)介电层的上部和外延层的上部，以使得每一鳍的上表面暴露。
在方框310处，选择性蚀刻去除硅鳍的上部区域，而未蚀刻或基本上未蚀刻外延生长层(例如，锗，硅锗)。在方框312处，进行介电层填充或沉积。随后利用常规的晶体管处理(例如，Trigate或finfet处理)继续方法300。例如，该处理可以包括在方框314处图案化/蚀刻介电层、沉积伪氧化物和栅极多晶硅、图案化并蚀刻多晶硅栅极、沉积并蚀刻用于栅极的间隔体材料、以及形成包括外延源极/漏极生长的源极/漏极区域。该处理还可以包括在方框316处形成触点以及利用金属栅极替换多晶硅栅极的金属栅极替换过程。

[0023] 图4a-4g示出了根据本发明的一个实施例的用于形成诸如PMOS器件或NMOS器件这类的晶体管的鳍的截面图。可以利用这些截面图示出方法400。器件400包括如图4a所示的衬底402和硅鳍404。在该方法中，形成了确定晶体管主体(例如，PMOS主体)的Ge鳍的间距的薄硅鳍。薄硅鳍还可以用作NMOS器件的主体。随后，在如图4b所示的Si鳍上外延地生长薄膜层408(例如，锗，硅锗)。随后，方法400在衬底上并邻近硅鳍形成介电层406，从而覆盖硅鳍，如图4c示出。去除(例如，蚀刻，平面化)介电层的上部和外延层的上部，以使每一鳍的上表面暴露，如图4d所示。如图4e示出，选择性蚀刻去除了硅鳍的上部区域，而未蚀刻或基本上未蚀刻外延地生长层(例如，锗，硅锗)。如图4f示出，进行介电层填充或沉积。晶体管处理继续并包括在如图4g示出的鳍上设置的伪氧化物和多晶硅栅极40。根据常规的处理，可以利用栅极氧化层和金属栅极替换多晶硅栅极420。

[0024] 在一个实施例中，硅鳍可以具有30-50纳米的高度，10-50纳米的宽度，以及鳍之间40-150纳米的间距405。膜408可以具有取决于膜类型的5-10纳米的厚度和取决于膜类型和设计要求的20-80纳米的间距409。在实施例中，间距409是鳍的间距405的一半。可以基于期望的锗鳍间距来设计硅鳍的间距。方法400形成仅有Ge的鳍，而自然间距加倍。

[0025] 图5是示出根据本发明的一个实施例的形成具有鳍的器件(例如，晶体管)的方法500的流程图。方法500包括在方框502处在衬底上形成硅鳍。例如，衬底可以利用光致抗蚀剂掩模来图案化，并随后进行蚀刻，以形成硅鳍。随后，方法500在方框504处，在衬底上并邻近硅鳍形成介电层，从而覆盖每一硅鳍。在方框506处，使介电层凹陷从而暴露鳍的上部区域。随后在方框508处在鳍上生长外延层。在一个实施例中，在硅鳍上外延地生长锗。在另一实施例中，在硅鳍上外延地生长硅锗。在实施例中，在III-V族衬底(例如，GaAs)或IV族衬底(例如，Ge)上生长III-V族材料。

[0026] 随后，方法500在方框510处在衬底上并邻近硅鳍形成介电层，从而利用介电层覆盖硅鳍和外延层。在方框512处，去除(例如，蚀刻，平面化)介电层的上部和外延层的上部，以暴露鳍的上表面。在方框514处，选择性蚀刻去除硅鳍的上部区域，而未蚀刻或基本上未蚀刻外延的生长层(例如，锗，硅锗)。在方框516处，进行介电层填充或沉积。随后利用常规的晶体管处理(例如，Trigate或finfet处理)继续方法500。例如，该处理可以包括在方框518处图案化/蚀刻介电层、沉积伪氧化物和栅极多晶硅、图案化并蚀刻多晶硅栅极、沉积并蚀刻用于栅极的间隔体材料、以及形成包括外延源极/漏极生长的源极/漏极区域。该处理还可以包括在方框520处形成触点以及利用金属栅极替换多晶硅栅极的金属栅极替换过程。

[0027] 图6a-6j示出根据本发明的一个实施例的用于形成诸如PMOS器件或NMOS器件之类的晶体管的鳍的截面图。可以利用这些截面图示出方法500。器件600包括如图6a示出的衬底602和硅鳍604。在该方法中，形成确定了晶体管主体(例如，PMOS主体)的Ge鳍的间距的薄硅鳍。薄硅鳍还可以用作NMOS器件的主体。介电层606在衬底上并邻近硅鳍形成，从而覆盖硅鳍，如图6b示出。去除(例如，蚀刻，平面化)介电层的上部，从而暴露鳍的上部区域，如图6c示出。随后如图6d示出，在硅鳍上外延地生长薄的外延层608(例如，锗，硅锗)。随后，介电层607在衬底上并邻近硅鳍形成，从而覆盖硅鳍，如图6e示出。去除(例如，蚀刻，平面化)介电层的上部和外延层的上部，以暴露鳍的顶表面，如图6f示出。如图6g的器件600或图6g’的器件630示出，选择性蚀刻去除了硅鳍的上部区域，而未蚀刻或基本上未蚀刻外延的生长层(例如，锗，硅锗)。

[0028] 进行介电层填充或沉积，如图6h或6i所示。如果相比图6g中的硅蚀刻去除硅而言，图6c所示的介电层蚀刻去除更多的介电层，则制造出图6h中的器件600。如果相比图6g’中的硅蚀刻去除硅而言，图6c所示的介电层蚀刻去除更少的介电层，则制造出图6i中的器件630。图6h示出的器件600在锗鳍608和硅鳍604之间具有重叠，而图6i示出的器件630并不包括该重叠。由于缺少重叠以及作为晶体管主体的锗鳍608与作为硅衬底602的部分的硅鳍
604分离，而使得器件630将可能具有更好的器件性能。器件630是绝缘体上半导体器件。

[0029] 晶体管处理继续并包括在如图6j所示的鳍上设置的伪氧化物和多晶硅栅极620。可以根据常规的处理，利用栅极氧化层和金属栅极替换多晶硅栅极620。

[0030] 在一个实施例中，硅鳍可以具有30-50纳米的初始高度，10-50纳米的宽度，以及鳍之间40-150纳米的间距605。层608可以具有取决于膜的类型的5-10纳米的厚度和取决于膜的类型和设计要求的20-80纳米的间距609。在实施例中，间距609是鳍的间距605的一半。可以基于期望的锗鳍间距来设计硅鳍的间距。方法500形成仅有Ge的鳍，而自然间距加倍。

[0031] 方法500与方法300相似，不同之处在于，在如图6c示出的氧化物凹陷处理流程之后，进一步处理初始的硅鳍。随后在硅鳍上选择性地外延生长薄Ge膜并如方法300继续处理。如图6h和6i示出，分别有两个可能的所得结构600和630。相较于方法100和300，方法500所具有的优点在于具有较小的Ge生长区(即，只是活性鳍区)。这种方法500在缺陷成核之前允许生长较厚的Ge膜。

[0032] 图7是示出根据本发明的一个实施例的形成具有鳍的器件(例如，晶体管)的方法700的流程图。方法700包括在方框702处在衬底上形成硅鳍，在方框704处在衬底上形成介电层，并在方框706处去除介电层的上部。例如，衬底可以利用光致抗蚀剂掩模来图案化，并随后进行蚀刻，以形成硅鳍。随后，在衬底上形成介电层并向后凹陷，从而暴露出硅鳍的顶表面。在方框708处选择性蚀刻去除硅鳍的上部区域，而未蚀刻或基本上不蚀刻介电层。随后在方框710处，在鳍的顶部生长外延层。在一个实施例中，在硅鳍上外延地生长锗。在另一实施例中，在硅鳍的顶部外延地生长硅锗。在实施例中，在III-V族衬底(例如，GaAs)或IV族衬底(例如，Ge)上生长III-V族材料。随后方法700利用常规的晶体管处理(例如，Trigate或finfet处理)继续。例如，这种处理可以包括在方框712处图案化/蚀刻介电层、沉积伪氧化物和栅极多晶硅、图案化并蚀刻多晶硅栅极、沉积并蚀刻用于栅极的间隔体材料、以及形成包括外延源极/漏极生长的源极/漏极区域。该处理还可以包括在方框714处形成触点以及利用金属栅极替换多晶硅栅极的金属栅极替换过程。

[0033] 图8a-8d示出了根据本发明的一个实施例的用于形成诸如PMOS器件或NMOS器件之类的晶体管的鳍的截面图。可以利用这些截面图示出方法700。器件800如图8a示出，包括衬底802、介电层806和硅鳍804。在该方法中，形成薄硅鳍，其将提供用于生长用作晶体管主体(例如，PMOS主体)的外延层的硅种晶。薄硅鳍还可以用作NMOS器件的主体。如图8b示出，选择性蚀刻去除了硅鳍的上部区域，而未蚀刻或基本上未蚀刻介电层。随后在如图8c示出的硅鳍的顶部外延地生长薄膜808(例如，锗，硅锗)。晶体管处理继续并包括在如图8d示出的鳍上设置的伪氧化物和多晶硅栅820。可以根据常规的处理，利用栅极氧化层和金属栅极来替换多晶硅栅极。

[0034] 在一个实施例中，硅鳍可以具有30-50纳米的高度、10-100纳米的宽度、以及鳍之间40-150纳米的间距805。膜808可以具有取决于膜类型的10-100纳米的厚度和与间距805相同的间距。

[0035] 该方法700产生硅鳍与最终预期的锗鳍间距相匹配的器件800。

[0036] 图9是示出根据本发明的一个实施例的形成具有鳍的器件(例如，晶体管)的方法900的流程图。方法900包括在方框902处在衬底上形成硅鳍，在方框904处在衬底上形成介电层，并在方框906处去除介电层的上部。例如，衬底可以利用光致抗蚀剂掩模来图案化，并随后进行蚀刻，以形成硅鳍。随后，在衬底上形成介电层并向后凹陷，从而暴露硅鳍的上表面。在方框908处选择性蚀刻去除每一硅鳍的上部区域，而未蚀刻或基本上未蚀刻介电层。
随后在方框910处在鳍和介电层上形成(例如，沉积，外延的生长)层(例如，非晶，多晶，缺陷填充的结晶等)。在一个实施例中，在硅鳍的顶部形成锗。在另一实施例中，在硅鳍上形成硅锗。在实施例中，在III-V族衬底(例如，GaAs)或IV族衬底(例如，Ge)上形成III-V族材料。在方框912处对层进行平面化。器件以高于层的熔点的一定温度被退火(例如，快速的热退火)，并且这允许该层的区域由下层的硅种晶再结晶，以在方框914处产生结晶层(例如，锗层)。可以切换平面化和退火的顺序。随后利用常规的晶体管处理(例如，Trigate或finfet处理)继续方法900。例如，这种处理可以包括在方框916处，图案化/蚀刻介电层、沉积伪氧化物和栅极多晶硅、图案化并蚀刻多晶硅栅极、沉积并蚀刻用于栅极的间隔体材料、以及形成包括外延源极/漏极生长的源极/漏极区域。该处理还可以包括在方框918处形成触点以及利用金属栅极替换多晶硅栅极的金属栅极替换过程。

[0037] 图10a-10f示出了根据本发明的一个实施例的用于形成诸如PMOS器件或NMOS器件之类的晶体管的鳍的截面图。可以利用这些截面图示出方法900。器件1000包括如图10a所示的衬底1002，介电层1006和硅鳍1004。在该方法中，形成薄硅鳍，其将在再结晶之后提供用于使用作晶体管主体(例如，PMOS主体)的沉积层再结晶的硅种晶。薄硅鳍还可以用作NMOS器件的主体。如图10b示出，选择性蚀刻去除了硅鳍的上部区域，而未蚀刻或基本上未蚀刻介电层。随后如图10c示出，在鳍上形成(例如，沉积，外延的生长)层1007(例如，非晶，多晶，缺陷填充的结晶等)。在一个实施例中，在硅鳍上形成锗。在另一实施例中，在硅鳍上形成硅锗。如图10d示出对层进行平面化。器件以高于层的熔点的一定温度被退火(例如，快速的热退火)，并且这允许了该层的区域由下层的硅种晶再结晶，以如图10e示出产生结晶层(例如，锗层)。晶体管处理继续并包括在如图10f示出的鳍上设置的伪氧化物和多晶硅栅极1020。可以根据常规的处理，利用栅极氧化层和金属栅极来替换多晶硅栅极1020。

[0038] 在一个实施例中，硅鳍可以具有30-50纳米的高度、10-100纳米的宽度、以及鳍之间40-150纳米的间距1005。膜1008可以具有取决于膜类型的10-100纳米的厚度和与间距1005相同的间距。该方法900产生硅鳍与最终预期的锗鳍间距相匹配的器件1000。

[0039] 在一个实施例中，方法900形成硅鳍并使它们凹陷在周围的氧化物内。沉积锗以填充沟槽，但这并不需要是外延生长操作。非晶、多晶、或缺陷填充的结晶Ge沉积也是可能的。在平面化之后，高于Ge熔点的快速的热退火仅用于熔化Ge区域，并随后允许它们由下层的硅种晶再结晶，以产生结晶Ge鳍。可以切换平面化和熔融退火的顺序。快速的热或激光退火使鳍边界的锗和硅的相互扩散最小化。

[0040] 在本公开的实施例中，衬底可以是单晶硅衬底。衬底还可以是其它类型的衬底，诸如绝缘体上硅("SOI")、锗、砷化镓、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓，锑化镓等，它们均可以与硅结合。

[0041] 栅极介电层可以由任何已知的栅极电介质材料形成，包括但并不限于二氧化硅(SiO2)、氮氧化硅(SiOxNy)、氮化硅(Si3N4)、和诸如氧化铪、氧化铪硅、氧化镧、镧氧化铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、铅钪氧化钽以及铌酸铅锌的高k介质材料。

[0042] 如对本领域的技术人员而言，将要理解，栅极介电层可以由公知技术形成，诸如通过沉积栅电极材料，诸如化学气相沉积(“CVD”)、物理气相沉积(“PVD”)、原子层沉积(“ALD”)，并随后利用公知的光刻和蚀刻技术图案化栅电极材料。

[0043] 要理解，源极区和漏极区(未示出)可以在栅电极的相对侧的晶体管鳍中形成。源极区和漏极区可以由相同的导电类型形成，诸如N型或P型导电。源区和漏区可以具有均匀的掺杂浓度或可以包括诸如尖端区域(例如，源极/漏极扩展)的不同浓度或掺杂分布的子区域。在本公开实施例的一些实施方式中，源极区和漏极区可以具有基本上相同的掺杂浓度和分布，而在其它实施方式中，它们可能会发生变化。

[0044] 图11示出了根据本发明的实施例的非平面晶体管的范例。图11示出了互补金属氧化物半导体(CMOS)集成电路1100的部分，其包括在绝缘衬底1102上形成的具有金属栅电极1120的n型非平面晶体管1110和具有金属栅电极1152的p型非平面晶体管1150。n型晶体管
1110是载流子为电子的场效应晶体管，而p型晶体管1150是载流子为空穴的晶体管。n型晶体管1110和p型晶体管1150通过更高水平的金属化耦合到一起，成为有功能的CMOS电路。虽然，相对于图11示出并描述了CMOS集成电路1100，但本发明的实施例并不限于CMOS集成电路并且可以包括仅包括一个具有金属栅电极的p型非平面晶体管或仅包括一个具有金属栅电极的n型非平面晶体管的电路。在一个实施例中，本文描述的方法可以用于制造用于PMOS器件的Ge鳍并使用用于NMOS器件的规则的Si鳍，NMOS器件用于图11所示的CMOS集成方法。
更一般地说，在其它实施例中，一种所公开的方法可以用于制造一种材料类型的NMOS鳍，而另一种方法用于制造不同材料类型的PMOS鳍。

[0045] 可以在绝缘衬底1102上形成CMOS集成电路1100。在本发明的实施例中，绝缘衬底1102包括下部的单晶硅衬底1104，诸如二氧化硅膜的绝缘层1106在其上形成。然而，集成电路1100可以形成在任何合适的绝缘衬底上，诸如由二氧化硅、氮化物、氧化物和蓝宝石形成的衬底。

[0046] 此外，在本发明的实施例中，衬底1102未必是绝缘衬底，可以是公知的半导体衬底，例如，但不限于单晶硅衬底和砷化镓衬底。

[0047] N型非平面晶体管1110包括形成于绝缘衬底1102的绝缘层1106上的半导体主体1130，而p型非平面晶体管1150包括形成于绝缘衬底1102的绝缘层1106上的半导体主体
1170。半导体主体1130和1170可以由任何公知的半导体材料形成，例如，但不限于硅、锗、硅锗(SixGey)、砷化镓(GaAs)、InSb、GaP、GaSb、碳纳米管和碳纳米线。半导体主体1130和1170可以由任何公知的可以通过施加外部电控制而从绝缘状态可逆变化到导电状态的半导体材料形成。在希望晶体管1110和1150的电气性能最好时，半导体主体1130和1170理想地是单晶膜。例如，当在高性能应用中(例如在高密度电路，例如微处理器中)使用CMOS集成电路
1100时，半导体主体1130和1170是单晶膜。然而，当在需要的性能较不严格的应用中(例如在液晶显示器中)使用CMOS集成电路1100时，半导体主体1130和1170可以是多晶膜。绝缘层
1106将半导体主体1130和1170与单晶硅衬底1102绝缘。在本发明的实施例中，半导体主体
1130和1170为单晶硅膜。

[0048] 半导体主体1130具有一对横向相对的侧壁1131和1132，它们被分隔开界定了半导体主体宽度1133的距离。此外，半导体主体1130具有与形成于衬底1102上的底表面1135相对的顶表面1134。顶表面1134和底表面1135之间的距离界定主体高度1136。在本发明的实施例中，主体高度1136基本等于主体宽度1135。在本发明的实施例中，主体1130的高度1136小于50纳米，而宽度1133小于20纳米。在本发明的实施例中，主体高度1136介于主体宽度1133的两倍到主体宽度1133的十倍之间。

[0049] 类似地，半导体主体1170具有一对横向相对的侧壁1171和1172，它们被分隔开界定了半导体主体宽度1173的距离1173。此外，半导体主体1170具有与形成于衬底1102上的底表面1175相对的顶表面1174。顶表面1174和底表面1175之间的距离界定主体高度1176。在本发明的实施例中，主体高度1176介于主体宽度1173的两倍到主体宽度1173的十倍之间。

[0050] N型非平面晶体管1110具有栅极介电层1112。栅极介电层1112形成于半导体主体1130的三个侧面上和周围，如图11所示。栅极介电层1112形成于侧壁1131上或与之相邻、形成于顶表面1134上且形成于主体1130的侧壁1132上或与之相邻，如图11所示。类似地，非平面p型晶体管1150具有栅极介电层1152。栅极介电层1152形成于半导体主体1170的三个侧面上和周围，如图11所示。栅极介电层1152形成于侧壁1171上或与之相邻、顶表面1174上且在主体1170的侧壁1172上或与之相邻，如图11所示。栅极介电层1112和1152可以由任何公知的栅极电介质膜形成。在本发明的实施例中，栅极介电层为二氧化硅(SiO2)、氮氧化硅(SiOxNy)或氮化硅(Si3N4)介电层或其组合。在本发明的实施例中，栅极介电层1112和1152为形成 之间厚度的氮氧化硅膜。在本发明的实施例中，栅极介电层1112和1152为高K栅极介电层，例如金属电介质，例如，但不限于氧化钽、氧化钛、氧化铪、氧化锆、氧化铝、氧化镧、氧化镧铝及其硅酸盐。在本发明的实施例中，介电层1112和1152可以是其它类型的高K介电层，例如，但不限于PZT和BST。

[0051] N型非平面器件1110具有栅电极1120。栅电极1120形成在栅极介电层1112上和周围，如图11所示。栅电极1120在半导体主体1130的侧壁1131上所形成的栅极介电层1112上形成或与之相邻、在半导体主体1130的顶表面1134上形成的栅极介电层1112上形成、以及与半导体主体1120侧壁1132上所形成的栅极介电层1112相邻地形成或形成于其上。栅电极1120具有一对横向相对的侧壁1122和1124，它们被分隔开界定了n型晶体管1110的栅极长度1126的距离。在本发明的实施例中，栅电极1120的横向相对侧壁1122和1124在垂直于半导体主体1130的横向相对侧壁1131和1132的方向上延伸。类似地，p型非平面器件1150具有形成于栅极介电层1152上和周围的栅电极1160，如图11所示。栅电极1160在半导体主体
1170的侧壁1171上所形成的栅极介电层1152上形成或与之相邻、在半导体主体1170的顶表面1174上所形成的栅极介电层1152上形成、以及与半导体主体1170的侧壁1172上所形成的栅极介电层1152相邻地形成或形成于其上。栅电极1170具有一对横向相对的侧壁1162和
1164，它们被分隔开界定了P型晶体管1150的栅极长度(Lg)1166的距离。在本发明的实施例中，栅电极1160的横向相对的侧壁1162和1164在垂直于半导体主体1170的横向相对侧壁
1171和1172的方向上延伸。

[0052] 在本发明的实施例中，栅电极1120和1160由包括下金属膜1127和上金属或掺杂多晶硅膜1128的复合膜形成。在本发明的实施例中，下金属膜1127控制栅电极材料的功函数。在本发明的实施例中，栅电极1120和1160的下金属部分1127被形成至少 或四个单原子层的厚度，从而由下金属膜控制栅电极材料的功函数。即，在本发明的实施例中，下金属膜形成得足够厚，使其不是“功函数透明的”，使得栅电极材料的功函数受到下金属膜1127而非由上金属膜1128控制。在本发明的实施例中，下金属膜1127形成 之间的厚度，且由钛和钽的氮化物或碳化物形成，例如，但不限于TaN、TiN和掺铝的碳化钛。在本发明的实施例中，上金属膜1128由具有良好缝隙填充特性且具有低电阻的材料形成，例如，但不限于钨(W)、铜(Cu)或掺杂多晶硅。

[0053] N型非平面晶体管1110具有源极区1140和漏极区1142。源极区1140和漏极区1142形成于半导体主体1108中栅电极1120的相对侧，如图11所示。源极区1140和漏极区1142由n型导电性形成。在本发明的实施例中，源极1140和漏极区1142具有1×1019到1×1021原子/cm3的n型掺杂剂浓度。源极区1140和漏极区1142可以是均匀的浓度，或者可以包括不同浓度或掺杂剂分布的子区域，例如尖端区域(例如，源极/漏极扩展区)。在本发明的实施例中，在非平面n型晶体管1110是对称晶体管时，源极区1140和漏极区1142具有相同的掺杂浓度和分布。在本发明的实施例中，非平面n型晶体管1110被形成为非对称晶体管，其中源极区1140和漏极区1142的掺杂浓度分布可以变化，以便获得特定的电气特性。

[0054] 类似地，p型非平面晶体管1150具有源极区1180和漏极区1182。源极区1180和漏极区1182形成于半导体主体1170中栅电极1160的相对侧，如图11所示。源极区1180和漏极区1182由p型导电性形成。在本发明的实施例中，源极区1180和漏极区1182具有1×1019到1×
1021原子/cm3之间的p型掺杂浓度。源极区1180和漏极区1182可以形成均匀的浓度，或者可以包括不同浓度掺杂剂分布的子区域，例如尖端区域(例如源极/漏极区扩展)。在本发明的实施例中，在非平面p型晶体管1150是对称晶体管时，源极区1180和漏极区1182具有相同的掺杂浓度和分布。在本发明的实施例中，在p型非平面晶体管1150被形成为非对称晶体管时，那么源极区1180和漏极区1182的掺杂浓度分布可以变化，以便获得特定的电气特性。

[0055] 半导体主体1130的位于源极区1140和漏极区1142之间的部分界定n型非平面晶体管1110的沟道区1144。也可以将沟道区1144界定为半导体主体1130的被栅电极1120围绕的区域。类似地，半导体主体1170的位于源极区1180和漏极区1182之间的部分1184界定p型非平面晶体管1150的沟道区1184。也可以将沟道区1184界定为半导体主体1170的被栅电极1160围绕的区域。源极/漏极区通常通过例如扩散在栅电极略低的下方延伸，以界定比栅电极长度(Lg)稍小的沟道区。在本发明的实施例中，沟道区1144和1184是本征或非掺杂单晶锗。在本发明的实施例中，沟道区1144或1184是掺杂的单晶锗。在沟道区1144被掺杂时，通常将其掺杂到本征和4×1019原子/cm3之间的p型导电水平。在沟道区1184被掺杂时，通常将其掺杂到本征和4×1019原子/cm3之间的n型导电水平。在本发明的实施例中，将沟道区1144和1184掺杂到1×1018-1×1019原子/cm3之间的浓度。沟道区1144和1184可以是均匀掺杂的，或者可以不均匀掺杂或掺杂不同浓度，以提供特定的电气性能特性。例如，如果希望，沟道区1144和1184可以包括公知的“光晕(halo)”区域。

[0056] 通过提供在三个侧面围绕半导体主体1130的栅极电介质1112和栅电极1120，n型非平面晶体管1110的特征在于，具有三个沟道和三个栅极，一个栅极(g1)延伸于在半导体主体1130的侧面1131上的源极区和漏极区之间，第二个栅极(g2)延伸于半导体主体1130的顶表面1134上的源极区和漏极区之间，而第三个栅极(g3)延伸于半导体主体1130的侧壁1132上的源极区和漏极区之间。因此，可以将非平面晶体管1110称为三栅极晶体管。晶体管
1110的栅极宽度(Gw)是三个沟道区宽度之和。即，晶体管1110的栅极宽度等于半导体主体
1130在侧壁1131处的高度1136，加上半导体主体1130在顶表面1134处的宽度，并加上半导体主体1130在侧壁1132处的高度1136。类似地，通过提供在三个侧面围绕半导体主体1170的栅极电介质1152和栅电极1160，非平面p型晶体管1150的特征在于，具有三个沟道和三个栅极，一个沟道和栅极(g1)延伸于半导体主体1170的侧面1171的源极区和漏极区之间，第二个沟道和栅极(g2)延伸于半导体主体1170的顶表面1174上的源极区和漏极区之间，而第三个沟道和栅极(g3)延伸于半导体主体1170的侧壁1172上的源极区和漏极区之间。因此，可以将非平面晶体管1150称为三栅极晶体管。晶体管1150的栅极“宽度”(Gw)是三个沟道区的宽度之和。即，晶体管1150的栅极宽度等于半导体主体1170在侧壁1171处的高度1176，加上半导体主体1170在顶表面1174处的宽度1173，加上半导体主体1170在侧壁1172处的高度
1176。可以利用耦合在一起的多个器件(例如，被单个栅电极1120围绕的多个硅主体1130或被单个栅电极1160围绕的多个半导体主体1170)来获得更大宽度的n型和p型非平面晶体管。

[0057] 因为沟道区1144和1184在三个侧面上被栅电极1120和1160围绕，所以可以通过全耗尽方式操作晶体管1110和1150，其中在导通晶体管1110和1150时，沟道区1150完全耗尽，由此提供完全耗尽晶体管的有利电气特性和性能。即，在打开晶体管1110和1150时，在沟道区域以及沟道区1144和1184表面处的反转层(即，在半导体主体的侧表面和顶表面上形成反转层)中形成耗尽区。反转层与源极区和漏极区具有相同的导电类型，并在源极区和漏极区之间形成导电沟道，以允许电流在其间流动。耗尽区耗尽了来自反转层下方的自由载流子。耗尽区延伸到沟道区1144和1184的底部，从而可以将晶体管称为“完全耗尽的”晶体管。完全耗尽的晶体管相对于未完全耗尽或部分耗尽的晶体管具有改善的电气性能特性。例如，以完全耗尽方式操作晶体管1110和1150为晶体管赋予了理想或非常陡峭的亚阈值斜率。此外，以完全耗尽方式操作晶体管1110和1150，晶体管1110和1150具有改进的漏极诱发势垒(DIBL)降低效果，这实现了更好的“截止”状态泄露，这导致更低的泄露，并由此导致更低的功耗。要认识到，如果希望，未必一定以完全耗尽方式操作晶体管1110和1150(例如，可以将半导体主体做大，使得它们不会完全耗尽)。

[0058] 可以将本发明实施例的晶体管1110和1150称为非平面晶体管，因为在半导体主体1130和1170的水平和垂直方向上都形成了沟道区1144和1184的反转层。也可以将本发明的实施例的半导体器件视为非平面器件，因为从水平(g2)和垂直侧(g1和g3)都施加来自栅电极1120和1160的电场。晶体管1110和1150可以包括如本文结合形成锗鳍的方法描述和示出的多个主体(例如2，3，4)。

[0059] 在一个实施例中，互补金属氧化物半导体(CMOS)集成电路包括具有第一高度的鳍主体的n型金属氧化物半导体(NMOS)器件和具有第二高度的锗鳍主体和第三高度的对应硅鳍主体的p型金属氧化物半导体(PMOS)器件。锗鳍主体形成PMOS器件的主体。NMOS器件的鳍主体包括硅主体鳍，其具有形成NMOS器件主体的硅鳍主体。锗鳍主体的间距大约是PMOS器件的硅鳍间距的一半。

[0060] 图12示出了根据本发明一个实施例的计算设备1200。计算设备1200容纳板1202。板1202可以包括若干部件，包括但不限于处理器1204和至少一个通信芯片1206。处理器
1204物理和电耦合至板1202。在一些实施方式中，至少一个通信芯片1206也物理和电耦合至板1202。在其它实施方式中，通信芯片1206是处理器1204的部分。

[0061] 根据其应用，计算设备1200可以包括其它部件，其可以或可以不物理和电耦合至板1202。这些其它部件包括但不限于易失性存储器(例如DRAM1210，1211)、非易失性存储器(例如ROM 1212)、闪速存储器、图形处理器1220、数字信号处理器、密码处理器、芯片组1222、天线1224、显示器、触摸屏显示器1226、触摸屏控制器1228、电池1230、音频编解码器、视频编解码器、功率放大器1232、全球定位系统(GPS)器件1234、罗盘1236、加速度计、陀螺仪、扬声器1240、相机1250、以及大容量存储设备(例如硬盘驱动器、紧致盘(CD)、数字多用盘(DVD)等)。

[0062] 通信芯片1206使得能够进行无线通信，从而向和从计算器件1200传输数据。“无线”一词及其派生词可以用来描述利用调制电磁辐射通过非固态介质进行数据通信的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片1206可以实施若干无线标准或协议的任一种，包括，但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G等的任何其它无线协议。该计算器件1200可以包括多个通信芯片1206。例如，第一通信芯片1206可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，而第二通信芯片1206可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

[0063] 计算设备1200的处理器1204包括封装在处理器1204之内的集成电路管芯。在本发明的一些实施例中，处理器的集成电路管芯包括根据本发明的实施方式形成的一个或多个器件，例如晶体管(例如，PMOS、NMOS)。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以在寄存器和/或存储器中存储的其它电子数据的任何设备或设备的部分。

[0064] 通信芯片1206还包括封装于通信芯片1206内的集成电路管芯。根据本发明的另一实施例，通信芯片的集成电路管芯包括根据本发明的实施方式形成的一个或多个器件，例如晶体管(例如，PMOS、NMOS)。

[0065] 在其它实施例中，容纳在计算设备1200内的另一部件可以包含集成电路管芯，该集成电路管芯包括根据本发明的实施方式而形成的一个或多个器件，例如晶体管(例如PMOS、NMOS)。

[0066] 在各种实施方式中，计算设备1200可以是膝上计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数码摄像机。在其它实施方式中，计算设备1200可以是处理数据的任何其它电子器件。