半导体装置及高侧电路的驱动方法

摘要

为了降低用于防止因构成半桥的高电位侧开关元件(XD1)的dV/dt噪声而导致误动作的电路中的信号传送的延迟，在输出用于驱动高电位侧开关元件的置位信号、复位信号的脉冲产生单元(40)中，在作为用于使高电位侧开关元件为导通状态或非导通状态的主脉冲信号的置位信号或复位信号中的任一方接通的期间，从该主脉冲信号的上升起经过一定时间后使另一方的信号接通，生成使置位信号及复位信号双方均接通的状态。

权利要求

1.一种半导体装置，该半导体装置将一次侧电位系统的输入信号传送给与该一次侧电位系统不同的二次侧电位系统，其特征在于，具有串联连接的高电位侧开关元件和低电位侧开关元件、以及以所述高电位侧开关元件和所述低电位侧开关元件的连接点的电位为基准的电源单元，该高电位侧开关元件在二次侧电位系统的控制信号下动作，该低电位侧开关元件在一次侧电位系统的控制信号下动作，该半导体装置具有：

脉冲产生单元，该脉冲产生单元基于所述输入信号，产生用于使所述高电位侧开关元件设置为导通状态的脉冲状的置位信号、和用于使所述高电位侧开关元件设置为非导通状态的脉冲状的复位信号；

第1电平移位单元，该第1电平移位单元在二次侧电位系统的高电位侧电源电位与一次侧电位系统的低电位侧电源电位之间将第1电阻及第1开关元件串联连接，作为所述第1开关元件的栅极信号，提供所述置位信号，从所述第1电阻及第1开关元件的连接点即第1连接点获得二次侧电位系统的电平移位结束置位信号；

第2电平移位单元，该第2电平移位单元在二次侧电位系统的高电位侧电源电位与一次侧电位系统的低电位侧电源电位之间将第2电阻及第2开关元件串联连接，作为所述第2开关元件的栅极信号，提供所述复位信号，从所述第2电阻及第2开关元件的连接点即第2连接点获得二次侧电位系统的电平移位结束复位信号；

控制信号输出单元，该控制信号输出单元基于所述电平移位结束置位信号及所述电平移位结束复位信号，输出将所述高电位侧开关元件保持于导通状态或非导通状态的控制信号；以及保护单元，该保护单元设置于所述控制信号输出单元的前级，在同时接收到所述电平移位结束置位信号及所述电平移位结束复位信号的情况下，向所述控制信号输出单元提供规定的信号，使所述控制信号输出单元继续输出之前的所述控制信号，该半导体装置具有：

第3开关元件，该第3开关元件与所述第1电阻并联连接；

第4开关元件，该第4开关元件与所述第2电阻并联连接；以及

逻辑门单元，该逻辑门单元在二次侧电位系统中动作，并输入有所述第1连接点、第2连接点的电位，所述逻辑门单元在所述第1连接点、第2连接点的电位均比所述逻辑门单元的输入阈值电压要低的情况下，使所述第3开关元件、第4开关元件为导通状态。

2.如权利要求1所述的半导体装置，其特征在于，

包括反馈单元，该反馈单元在所述高电位侧开关元件处于导通状态时，将所述第1连接点下拉，并将所述第2连接点上拉，在所述高电位侧开关元件处于非导通状态时，将所述第1连接点上拉，并将所述第2连接点下拉。

3.如权利要求1或2所述的半导体装置，其特征在于，

所述脉冲产生单元在作为用于使所述高电位侧开关元件设置为导通状态或非导通状态的主脉冲信号的置位信号或复位信号中的任一方接通的期间，从该主脉冲信号开始上升起经过一定时间后使另一方的信号接通，生成使置位信号及复位信号双方均接通的状态。

4.一种高侧电路的驱动方法，该高侧电路的驱动方法将低电位系统的输入信号传送给高电位系统，该高侧电路包括：脉冲产生电路，该脉冲产生电路根据所输入的低电位系统控制信号的上升沿，生成作为主微分脉冲的置位信号，根据所述低电位系统控制信号的下降沿，生成作为主微分脉冲的复位信号；

第1电平移位电路，该第1电平移位电路将由所述置位信号进行开关的N沟道型开关元件和电阻元件串联连接而构成；

第2电平移位电路，该第2电平移位电路将由所述复位信号进行开关的N沟道型开关元件和电阻元件串联连接而构成；

锁存电路，该锁存电路用于根据所述第1电平移位电路的输出值和所述第2电平移位电路的输出值，保持高侧电路输出的状态；

驱动电路，该驱动电路基于该锁存电路的输出，生成驱动高电位侧开关元件的信号；及锁存误动作保护电路，该锁存误动作保护电路使所述第1电平移位电路及第2电平移位电路的输出值的规定状态不传送到锁存输入，该高侧电路的驱动方法的特征在于，

设置将所述第1电平移位电路及第2电平移位电路的输出值分别作为输入的逻辑或电路、源极端子与高侧电路的高电位侧电源电位连接且漏极端子与第1电平移位电路的输出连接的第一P沟道型半导体元件、及源极端子与高侧电路的高电位侧电源电位连接且漏极端子与第2电平移位电路的输出连接的第二P沟道型半导体元件，将所述第一P沟道型半导体元件及第二P沟道型半导体元件的栅极端子与所述逻辑或电路的输出端子连接，在所述脉冲产生电路产生一方的主微分脉冲时，另一方的输出从所述主微分脉冲产生起经过一定时间后输出副微分脉冲，从而在一定期间内使该脉冲产生电路的置位信号及复位信号均为高电平。

5.如权利要求4所述的高侧电路的驱动方法，其特征在于，

通过调整副微分脉冲的输出时间，从而利用所述逻辑或电路的输出信号来控制所述第一P沟道型半导体元件及第二P沟道型半导体元件的栅极电压，调整所述脉冲产生电路的微分脉冲输出均为高电平的脉冲输出时间，并将所述第一P沟道型半导体元件及第二P沟道型半导体元件的栅极电压进行调整以使得超过所述第一P沟道型半导体元件及第二P沟道型半导体元件的动作阈值电压，并调整脉冲施加时间。

说明书

半导体装置及高侧电路的驱动方法

技术领域

[0001] 本发明涉及半桥驱动电路等的半导体装置。特别而言，本发明涉及具有电平移位电路的半导体装置及高侧电路的驱动方法，该电平移位电路将作为一次侧的系统的低电位系统的输入信号传送给以与一次侧的动作电位不同的电位进行动作的作为二次侧的系统的高电位系统。

背景技术

[0002] 以往，在施加高电位系统电源的电源电压的半桥驱动电路等中，为了驱动高电位侧开关元件，使用将低电位系统的控制信号传送给高电位系统的电平移位电路。

[0003] 以下，利用图10对现有的半桥驱动电路90进行说明。

[0004] 图10中，在电源电位E与接地电位GND之间图腾柱(totem pole)连接有IGBT等开关元件XD1、XD2，构成半桥电路(输出电路10)。此外，对于开关元件XD1、XD2，反并联连接有二极管DH、DL。而且，采用对开关元件XD1与开关元件XD2的连接点P3连接有电感性的负载L1的结构。

[0005] 图10中，开关元件XD1是以与开关元件XD2的连接点P3的电位为基准电位、在该基准电位与电源PS所提供的电源电位E之间进行开关动作的元件。在之后的说明中，将该开关元件XD1称为高电位侧开关元件。

[0006] 此外，开关元件XD2是以接地电位为基准电位、在该基准电位与连接点P3的电位之间进行开关动作的元件。在之后的说明中，将该开关元件XD2称为低电位侧开关元件。

[0007] 现有的半桥驱动电路90包括具有开关元件XD1、XD2的输出电路10、驱动高电位侧开关元件XD1的高侧电路99、驱动低电位侧开关元件XD2的低侧电路30。本发明涉及高侧电路，因此省略低侧电路的说明。

[0008] 高侧电路99包括脉冲产生电路40，该脉冲产生电路40根据从图10中未图示的、设置于外部的微机等提供的低电位系统的输入信号Hdrv，产生用于对高电位侧开关元件XD1进行开关控制的脉冲状的置位信号(set)和复位信号(reset)。高侧电路99还包括：将从脉冲产生电路40输出的置位信号、复位信号转换成高电位系统的信号电平的电平移位电路24、25；将电平移位后的置位信号、复位信号进行锁存的由RS触发器等构成的锁存电路23；
及利用锁存后的信号来生成高电位侧开关元件的栅极信号的高侧驱动器21。

[0009] 该锁存电路23在设输入信号为负逻辑、输出信号为正逻辑的情况下，所输入的电平移位结束置位信号为低电平(有效)、电平移位结束复位信号为高电平(无效)时，输出高电平，通过高侧驱动器21，使高电位侧开关元件XD1导通而成导通状态。此外，锁存电路23在所输入的电平移位结束置位信号为高电平(无效)、电平移位结束复位信号为低电平(有效)时，输出低电平，通过高侧驱动器21，使高电位侧开关元件XD1截止而成非导通状态。

[0010] 若驱动开关元件XD1、XD2，向电感性负载L1供电，则连接点P3的电位Vs变动，有时会因电压随时间的变化而产生噪声。在之后的说明中，将该噪声称为dV/dt噪声。

[0011] 以往，提出有应对该dV/dt噪声所导致的误动作的电路。例如，专利文献1中，为了防止锁存电路的误动作，在锁存电路的前级设置有作为误动作防止电路的锁存误动作保护22。

[0012] 该误动作防止电路具有图11所示的电路结构，在电平移位结束的置位信号、复位信号均为低电平(有效)时，对于锁存电路23输出均为高电平(无效)的置位信号、复位信号。由此，锁存电路23的输出被保持，因此，能防止因dV/dt噪声而导致电平移位后的置位信号、复位信号过渡性地均为低电平(有效)时的误动作。

[0013] 现有技术文献

[0014] 专利文献

[0015] 专利文献1：日本专利第3429937号公报

发明内容

[0016] 发明所要解决的技术问题

[0017] 然而，连接点P3的电位Vs通常在将开关元件XD1从截止切换到导通并将开关元件XD2从导通切换到截止时上升，此时产生dV/dt噪声。或者，除此之外，例如在开关元件XD1、XD2均截止的死区时间内，电位Vs有时也上升。该死区时间是为了防止流过贯穿电流而设定的。

[0018] 即，开关元件XD2导通，电流从负载L1流入到作为整流器的结构要素的输出电路10中，开关元件XD2成为电流吸入元件，在此状态下，若使开关元件XD2截止，则在死区时间内，从负载L1流入的电流没有路径。因此，与连接点P3连接的电位Vs的线路的寄生电容因该电流而被充电，电位Vs急剧上升。若电位Vs上升到使与开关元件XD1并联连接的二极管DH导通的电压，则该二极管DH导通，电流从负载L1经由二极管DH流到电源PS，从而产生功耗。另外，使二极管DH导通的电压为电源PS的输出电压E与二极管DH的正向电压之和。

[0019] 图12中示出死区时间、置位信号的输出时刻及来自高侧驱动器21的输出信号HO的延迟时间之间的关系。

[0020] 图12(d)中，在死区时间等所导致的电位Vs的上升结束之后置位信号(set-3)成为高电平的情况下，锁存误动作保护电路22的锁存误动作保护功能不起作用，在此状态下，置位信号(set-3)成为高电平。因此，高侧驱动器21的输出信号HO-3延迟固有的延迟时间ta后上升，同时开关元件XD1导通。在图12(b)所示的在电位Vs上升前置位信号(set-1)成为高电平的情况下，也具有同样的延迟时间ta。

[0021] 然而，如图12(c)所示，在因死区时间等而导致电位Vs正在上升时置位信号(set-2)变成高电平的情况、即电位Vs的上升期间与置位信号(set-2)变成高电平的时刻重叠的情况下，产生比固有的延迟时间ta要长的空白期间tb。

[0022] 由于图12(c)所示的随电位Vs的上升而产生的dV/dt噪声，各电平移位结束置位信号(setdrn-2)和电平移位结束复位信号(resdrn)均成为低电平，锁存误动作保护电路22的保护功能起作用，在此状态下，置位信号(set-2)成为高电平。因此，产生dV/dt噪声的期间结束。于是，在锁存误动作保护电路22的保护动作期间结束之前，置位信号(set-2)不传送到锁存电路23。因此，高侧驱动器21的输出信号HO-2经过较长的空白期间(tb(>ta))后上升。

[0023] 如上所述，在死区时间期间等电位Vs上升的情况下，由于上述空白期间tb，开关元件XD1的导通动作延迟。因此，与开关元件XD1并联连接的二极管DH的功耗成为问题。因而，期望有能尽快使开关元件XD1导通的技术。

[0024] 本发明鉴于上述情况而完成，其目的在于提供一种半导体装置及高侧电路的驱动方法，能降低用于防止因构成半桥等的高电位侧开关元件的dV/dt噪声所导致的误动作的电路中的信号传送的延迟。

[0025] 解决技术问题所采用的技术方案

[0026] 为了达到上述目的，本发明的半导体装置将一次侧电位系统的输入信号传送给与该一次侧电位系统不同的二次侧电位系统，其特征在于，具有串联连接的高电位侧开关元件和低电位侧开关元件、以及以所述高电位侧开关元件和所述低电位侧开关元件的连接点的电位为基准的电源单元，该高电位侧开关元件在二次侧电位系统的控制信号下动作，该低电位侧开关元件在一次侧电位系统的控制信号下动作，该半导体装置具有：脉冲产生单元，该脉冲产生单元基于所述输入信号，产生用于使所述高电位侧开关元件设置为导通状态的脉冲状的置位信号、和用于使所述高电位侧开关元件设置为非导通状态的脉冲状的复位信号；第1电平移位单元，该第1电平移位单元在二次侧电位系统的高电位侧电源电位与一次侧电位系统的低电位侧电源电位之间将第1电阻及第1开关元件串联连接，作为所述第1开关元件的栅极信号，提供所述置位信号，从所述第1电阻及第1开关元件的连接点即第1连接点获得二次侧电位系统的电平移位结束置位信号；第2电平移位单元，该第2电平移位单元在二次侧电位系统的高电位侧电源电位与一次侧电位系统的低电位侧电源电位之间将第2电阻及第2开关元件串联连接，作为所述第2开关元件的栅极信号，提供所述复位信号，从所述第2电阻及第2开关元件的连接点即第2连接点获得二次侧电位系统的电平移位结束复位信号；控制信号输出单元，该控制信号输出单元基于所述电平移位结束置位信号及所述电平移位结束复位信号，输出将所述高电位侧开关元件保持于导通状态或非导通状态的控制信号；以及保护单元，该保护单元设置于所述控制信号输出单元的前级，在同时接收所述电平移位结束置位信号及所述电平移位结束复位信号的情况下，向所述控制信号输出单元提供规定的信号，使所述控制信号输出单元继续输出之前的所述控制信号，该半导体装置具有：第3开关元件，该第4开关元件与所述第1电阻并联连接；以及第4开关元件，该第4开关元件与所述第2电阻并联连接；以及逻辑门单元，该逻辑门单元在二次侧电位系统中动作，输入所述第1连接点、第2连接点的电位，所述逻辑门单元在所述第1连接点、第2连接点的电位均比所述逻辑门单元的输入阈值电压要低的情况下，使所述第3开关元件、第4开关元件为导通状态。

[0027] 本发明中，通过利用逻辑门单元监视电平移位单元的输出，从而检测出保护单元起作用的状态。而且，在保护单元起作用时，通过使第3、第4开关元件导通，从而缩短保护功能的作用时间，能实现高速动作。

[0028] 此外，本发明的半导体装置的特征在于，包括反馈单元，该反馈单元在所述高电位侧开关元件处于导通状态时，将所述第1连接点下拉，并将所述第2连接点上拉，在所述高电位侧开关元件处于非导通状态时，将所述第1连接点上拉，并将所述第2连接点下拉。

[0029] 通过设置本发明的反馈单元，能实现dV/dt噪声产生时的稳定动作和高速动作。

[0030] 此外，本发明的半导体装置的特征在于，脉冲产生单元在作为用于使所述高电位侧开关元件设置为导通状态或非导通状态的主脉冲的置位信号或复位信号中的任一方接通的期间，从该主脉冲开始上升起经过一定时间后使另一方的信号接通，生成使置位信号及复位信号双方均接通的状态。

[0031] 根据本发明，不管是否产生dV/dt噪声，始终使保护功能处于起作用的状态，使第3、第4开关动作，从而能实现半导体装置的高速动作。

[0032] 此外，本发明的高侧电路的驱动方法中，将低电位系统的输入信号传送给高电位系统，该高侧电路包括：脉冲产生电路，该脉冲产生电路根据所输入的低电位系统控制信号的上升沿，生成作为主微分脉冲的置位信号，根据所述低电位系统控制信号的下降沿，生成作为主微分脉冲的复位信号；第1电平移位电路，该第1电平移位电路将由所述置位信号进行开关的N沟道型开关元件和电阻元件串联连接而构成；第2电平移位电路，该第2电平移位电路将由所述复位信号进行开关的N沟道型开关元件和电阻元件串联连接而构成；锁存电路，该锁存电路用于根据所述第1电平移位电路的输出值和所述第2电平移位电路的输出值，保持高侧电路输出的状态；驱动电路，该驱动电路基于该锁存电路的输出，生成驱动高电位侧开关元件的信号；及锁存误动作保护电路，该锁存误动作保护电路使所述第1电平移位电路及第2电平移位电路的输出值的规定状态不传送到锁存输入，该高侧电路的驱动方法的特征在于，设置将所述第1电平移位电路及第2电平移位电路的输出值分别作为输入的逻辑或电路、源极端子与高侧电路的高电位侧电源电位连接且漏极端子与第1电平移位电路的输出连接的第一P沟道型半导体元件、及源极端子与高侧电路的高电位侧电源电位连接且漏极端子与第2电平移位电路的输出连接的第二P沟道型半导体元件，将所述第一P沟道型半导体元件及第二P沟道型半导体元件的栅极端子与所述逻辑或电路的输出端子连接，在所述脉冲产生电路产生一方的主微分脉冲时，另一方的输出从所述主微分脉冲产生起经过一定时间后输出副微分脉冲，从而在一定期间内使该脉冲产生电路的置位信号及复位信号均为高电平。

[0033] 本发明中，在产生用于对高电位侧开关元件进行开关控制的控制信号的微分脉冲的脉冲产生电路中，使用于驱动该高电位侧开关元件的微分脉冲为主脉冲。在从一个输出端子输出该主微分脉冲起经过一定时间后，从另一输出端子输出副微分脉冲。该副微分脉冲并不直接对高电位侧开关元件进行开关控制。即，副微分脉冲使电平移位后的置位信号、复位信号提早复原。由此，能实现高电位侧开关元件的高速动作。

[0034] 通过调整该副微分脉冲的输出时间，从而利用所述逻辑或电路的输出信号来控制所述第一P沟道型半导体元件及第二P沟道型半导体元件的栅极电压，调整所述脉冲产生电路的微分脉冲输出均为高电平的脉冲输出时间，并将所述第一P沟道型半导体元件及第二P沟道型半导体元件的栅极电压进行调整以使得超过所述第一P沟道型半导体元件及第二P沟道型半导体元件的动作阈值电压。

[0035] 发明效果

[0036] 如上所述，根据本发明，由于能抑制构成半桥等的半导体装置的高电位侧开关元件的死区时间时等的导通动作的延迟，因此，能降低与上述开关元件并联连接的二极管的功耗。

附图说明

[0037] 图1是本发明的实施方式1的使用高侧电路的半导体装置(半桥驱动电路)的电路结构图。

[0038] 图2是用于说明图1的高侧电路的动作的时序图。

[0039] 图3是本发明的实施方式2的使用高侧电路的半导体装置(半桥驱动电路)的电路结构图。

[0040] 图4是本发明的实施方式3的脉冲产生电路40的电路结构图。

[0041] 图5是用于说明图4的脉冲产生电路的动作的时序图。

[0042] 图6是本发明的实施方式3的脉冲产生方法中的电平移位结束的置位信号和复位信号的说明图(图6(a))、及以往的脉冲产生方法中的电平移位结束的置位信号和复位信号的说明图(图6(b))。

[0043] 图7是表示使图4的脉冲产生电路动作时的各主要信号的仿真结果的图。(脉冲间隔为50ns的情况)

[0044] 图8是表示使图4的脉冲产生电路动作时的各主要信号的仿真结果的图。(脉冲间隔为30ns的情况)

[0045] 图9是表示使图4的脉冲产生电路动作时的各主要信号的仿真结果的图。(脉冲间隔为10ns的情况)

[0046] 图10是以往的半桥驱动电路90的电路结构图。

[0047] 图11是以往的误动作防止电路的电路图。

[0048] 图12是用于说明图10的高侧电路的动作的时序图。

具体实施方式

[0049] 以下，参照附图对本发明的实施方式的半导体装置及高侧电路的驱动方法进行说明。另外，以下所示的实施例是本发明的半导体装置及高侧电路的驱动方法的较佳具体例，有时会在技术上附加优选的各种限定。只要没有特别限定本发明的记载，本发明的技术范围就不限于这些方式。此外，以下所示的实施方式中的结构要素能与适当的已有的结构要素等进行置换，而且能有包含与其他已有结构要素的组合在内的各种变形。因此，以下所示的实施方式的记载并不限定权利要求书所记载的发明的内容。

[0050] (实施方式1)

[0051] 在图1中示出半桥驱动电路的电路结构，作为本发明的半导体装置的一个实施例。半桥驱动电路1由高侧电路20和低侧电路30构成。但是，本发明涉及高侧电路20，与低侧电路30关系不大，因此，省略低侧电路30的说明。

[0052] 图1中，输出电路10包括构成半桥的图腾柱连接的开关元件XD1、XD2，对其两端施加高电压电源PS的输出电压E。对于高电位侧(高侧)的开关元件XD1，使用例如N沟道或P沟道的MOS晶体管、P型或N型的IGBT等。对于低电位侧(低侧)的开关元件XD2，使用例如N沟道MOS晶体管、N型的IGBT等。此处，作为开关元件XD1、XD2，适用N沟道MOS晶体管或N型的IGBT。对于各开关元件XD1、XD2，分别反并联连接有二极管DH、DL。该二极管DH、DL是整流用二极管或寄生二极管。

[0053] 高侧电路20包括：脉冲产生电路40，其基于来自微处理器(未图示)的指令Hdrv，输出使高电位侧开关元件XD1导通的置位信号(set)和使高电位侧开关元件XD1截止的复位信号(reset)；电平移位电路24、25，其将从脉冲产生电路40输出的低电位系统的信号即置位信号(set)、复位信号(reset)的电平传送给高电位系统；高侧驱动器21，其接收该电平移位电路24、25的输出并对开关元件XD1进行开关控制；以及电源PS1。

[0054] 电平移位电路24、25包括：导通信号侧电平移位电路24，其由电阻LSR1a和N沟道MOS晶体管HVN1构成，将从脉冲产生电路40输出的置位信号(set)向高电位系统的信号进行电平转换；以及截止信号侧电平移位电路25，其由电阻LSR2a和N沟道MOS晶体管HVN2构成，将从脉冲产生电路40输出的复位信号(reset)向高电位系统的信号进行电平转换。

[0055] 此外，锁存误动作保护电路22的一个输入端子连接到导通信号侧电平移位电路24的串联连接点即第1连接点P1。另一输入端子连接到截止信号侧电平移位电路25的串联连接点即第2连接点P2。

[0056] 高侧电路20将锁存电路23的输出信号SH作为电平移位后的信号并输入到高侧驱动器21。高侧驱动器21的输出端子连接到高电位侧开关元件XD1的栅极端子。

[0057] 此外，锁存误动作保护电路22、锁存电路23、高侧驱动器21及电源PS1的低电位侧电源端子连接到开关元件XD1、XD2的串联连接点即第3连接点P3。锁存误动作保护电路22、锁存电路23及高侧驱动器21构成控制信号输出单元28。对各电路21～23施加电源PS1的输出电压E1。

[0058] 由电阻LSR1a和晶体管HVN1构成的导通信号侧电平移位电路24、及由电阻LSR2a和晶体管HVN2构成的截止信号侧电平移位电路25分别连接在电源PS1的高电位侧电源电位E1与接地(GND)电位间。

[0059] 对N沟道MOS晶体管HVN1、HVN2的栅极端子分别输入有给电平移位电路24、25的输入信号即置位信号(set)、复位信号(reset)。该置位信号(set)及复位信号(reset)是低电位系统的信号。

[0060] 置位信号(set)是指示高电位侧开关元件XD1的导通期间开始或截止期间结束的时刻的信号。此外，复位信号(reset)是指示该开关元件XD1的截止期间开始或导通期间结束的时刻的信号。

[0061] 二极管D1、D2的阳极共同连接到第3连接点P3，阴极分别连接到第1连接点P1、第2连接点P2。该二极管D1、D2进行钳位，使得从第1、第2连接点P1、P2输出的电平移位结束置位信号(setdrn)、及电平移位结束复位信号(resdrn)不在第3连接点P3的电位Vs以下。即，二极管D1、D2是基于避免对锁存误动作保护电路22输入过电压的目的而设置的。

[0062] 低侧电路30包括对低电位侧的开关阴极XD2进行开关控制的低侧驱动器31及对该低侧驱动器31施加电源电压E2的电源PS2。低侧驱动器31将输入信号进行放大，并输入到开关元件XD2的栅极端子。开关元件XD2在给低侧驱动器31的输入信号为高电平时导通，在给低侧驱动器31的输入信号为低电平时截止。

[0063] 在锁存误动作保护电路22的保护功能未工作的状态下，在从电平移位结束置位信号(setdrn)变成低电平的时刻到电平移位结束复位信号(resdrn)变为低电平的时刻为止的期间内，锁存电路23锁存高电平。利用在该锁存期间内从高侧驱动器21输出的信号HO，使开关元件XD1导通。

[0064] 开关元件XD1、XD2在两者都截止的死区时间之外互补地导通、截止。即，开关元件XD1、XD2在一方导通时，另一方截止。此外，第3连接点P3的电位Vs在开关元件XD2导通时基本为接地电位。因而，电位Vs在开关元件XD1导通时基本等于高电压电源PS的输出电压E。

[0065] 电感性的负载L1连接在第3连接点P3与接地之间，由从该连接点P3输出的电力所驱动。

[0066] 锁存误动作保护电路22适用现有技术。此处，利用图11对锁存误动作保护电路22的结构进行说明。

[0067] 在图11的锁存误动作保护电路22中，输入有电平移位结束置位信号(setdrn)的一个输入端子连接到NOR电路G1的一个输入端子，并且经由NOT电路G2连接到NAND电路G3的一个输入端子。此外，输入有电平移位结束复位信号(resdrn)的另一输入端子连接到NOR电路G1的另一输入端子，并且经由NOT电路G4连接到NAND电路G5的一个输入端子。此外，NOR电路G1的输出端子经由NOT电路G6连接到NAND电路G3的另一输入端子及NAND电路G5的另一输入端子。

[0068] 再回到图1，本实施方式的高侧电路20具有对图10所示的现有例的高侧电路99追加P沟道MOS晶体管PM1a、PM2a和作为逻辑门电路的两输入逻辑或电路OR1的结构。

[0069] 晶体管PM1a、PM2a分别与电阻LSR1a、LSR2a并联连接。逻辑或电路OR1的一个输入端子连接到上述第1连接到P1，另一输入端子连接到上述第2连接点P2。此外，逻辑或电路OR1的输出端子连接到MOS晶体管PM1a、PM2a的栅极端子。此外，该逻辑或电路OR1的输入阈值电压设定为锁存误动作保护电路22的阈值电压以下。

[0070] 以下，参照与图12对应的图2，对本实施方式的半桥驱动电路的动作进行说明。

[0071] 如图2所示，在置位信号(set-1)变为高电平时，N沟道MOS晶体管HVN1导通。于是，从连接点P1输出低电平的电平移位结束置位信号(setdrn-1)。在此情况下，锁存误动作保护电路22的锁存误动作保护功能不起作用。因此，锁存电路23进行锁存动作。其结果是，高侧驱动器21的输出信号HO-1延迟固有的延迟时间ta后上升，高电位侧的开关元件XD1导通。

[0072] 若开关元件XD1导通，则由于随电位Vs的上升而产生的dV/dt噪声，电平移位结束复位信号(resdrn)的电位下降。然后，在电平移位结束复位信号(resdrn)的电位在逻辑或电路OR1的阈值电压以下时，作为对逻辑或电路OR1的另一输入的电平移位结束置位信号(setdrn-1)从之前就成为低电平，因此，该逻辑或电路OR1的输出信号OR_OUT成为低电平。由此，MOS晶体管PM1a、PM2a导通，这些MOS晶体管PM1a、PM2a的源-漏间的阻抗下降。该阻抗的下降补偿了电平移位结束置位信号(setdrn-1)及电平移位结束复位信号(resdrn)的电压下降。因此，该电平移位结束置位信号(setdrn-1)及电平移位结束复位信号(resdrn)的电位上升。另外，图2表示如下情况：将N沟道MOS晶体管HVN1、HVN2的导通电阻设定成远远小于MOS晶体管PM1a、PM2a的导通电阻，利用置位信号(set-1)使N沟道MOS晶体管HVN1导通时的电平移位结束置位信号(setdrn-1)不振动，并保持低电平。

[0073] 在电平移位结束置位信号(setdrn-1)和电平移位结束复位信号(resdrn)的电位上升，超过逻辑或电路OR1的阈值电压时，该逻辑或电路OR1的输出端子成为高电平。其结果是，MOS晶体管PM1a、PM2a的栅极截止，它们的源漏间的阻抗增大。因此，电平移位结束置位信号(setdrn-1)及电平移位结束复位信号(resdrn)的电位下降。

[0074] 在产生dV/dt噪声的期间，重复进行上述动作，因此，逻辑或电路OR1的输出信号及电平移位结束置位信号(setdrn-1)和电平移位结束复位信号(resdrn)成为振动的波形。另外，如上所述，在N沟道MOS晶体管HVN1导通时，电平移位结束置位信号(setdrn-1)的振动停止。

[0075] 接下来，对在因上述死区时间等而导致电位Vs正在上升时置位信号(set-2)变成高电平的情况、即电位Vs的上升期间与置位信号(set-2)变成高电平的时刻重叠的情况进行说明。此处，在置位信号(set-2)变成高电平之前，2个电平移位结束信号(setdrn-1、resdrn)均为低电平或均为高电平，因此，锁存电路23中没有变化。即，若均为低电平，则由锁存误动作保护电路22阻止对锁存电路23的输入，若均为高电平，则锁存电路23的输入为负逻辑，因此，锁存电路23不变化。

[0076] 在此情况下，在随着上述电位Vs的上升而产生dV/dt噪声时，即，在逻辑或电路OR1的输出信号及2个电平移位结束信号(setdrn-2、resdrn)呈现出振动的波形的状态下，置位信号(set-2)变成高电平。在置位信号(set-2)成为高电平时，构成置位侧的源极接地放大电路的N沟道MOS晶体管HVN1导通。然后，电平移位结束置位信号(setdrn-2)成为低电平。因此，在电平移位结束复位信号(resdrn)因振动而成为高电平的时刻，即使在产生dV/dt噪声的情况下，利用锁存误动作保护电路22也无法阻止对锁存电路23的输入。因而，能将置位信号(set-2)传送给锁存电路23。

[0077] 另外，在死区时间等所导致的电位Vs的上升结束之后置位信号(set-3)成为高电平的情况下，锁存误动作保护电路22的锁存误动作保护功能不起作用。因此，高侧驱动器21的输出信号HO-3延迟上述固有的延迟时间ta后上升，同时开关元件XD1导通。

[0078] 上述实施方式中对置位信号成为高电平的情况进行了说明，但在复位信号(reset)变成高电平时，也同样将该复位信号(reset)传送给锁存电路23。

[0079] 以上，根据本实施方式，从图2所示的输出信号HO-2与图12所示的输出信号HO-2的比较可以知道，当电位Vs正在上升时，置位信号(set-2)成为高电平状态下，能抑制输出信号HO-2的延迟。因而，能抑制开关元件XD1的导通动作的延迟，降低与该开关元件XD1并联连接的二极管DH的功耗。

[0080] 此外，在本实施方式中，作为锁存误动作保护电路22，使用图11所示的结构的电路，作为与其进行组合的锁存电路23，能使用置位复位－触发器电路。

[0081] 此外，逻辑或电路OR1只要是实现上述动作的电路即可，并不限于单纯的逻辑或电路(OR门电路)。这在以下的实施方式中也是同样的。

[0082] (实施方式2)

[0083] 接下来，说明本发明的实施方式2。

[0084] 图3中示出本实施方式的包含高侧电路的半桥驱动电路的电路结构。与图1的不同点在于追加了P沟道MOS晶体管PM1、PM2、电阻LSR1b、LSR2b及NOT电路26。除此之外与图1同样，因此，对同一要素标注同一标号并省略说明。

[0085] MOS晶体管PM1、PM2分别与电阻LSR1a、LSR2a并联连接，且它们的栅极端子分别连接到连接点P2、P1。

[0086] 电阻LSR1b的一端连接到连接点P1，另一端连接到NOT电路26的输出端子。此外，电阻LSR2b的一端连接到连接点P2，另一端连接到锁存电路23的输出端子。锁存电路23的输出端子还与连接NOT电路26的输入端子连接。

[0087] 上述电阻LSR1b、LSR2b、NOT电路26、晶体管PM1、PM2构成反馈电路。另外，电阻LSR1a与电阻LSR2a具有相同的电阻值，电阻LSR1b与电阻LSR2b具有相同的电阻值。

[0088] 接下来，对电阻LSR1b、LSR2b进行说明。

[0089] 图3中，电阻LSR1b、LSR2b的NOT电路26一侧的端子的电位，根据锁存电路23的输出信号的逻辑电平，若一方为高电平，则另一方为低电平。

[0090] 此处，设锁存电路23的输出成为低电平。此时，NOT电路26的输出成为高电平。然后，从第1连接点P1输出的电平移位结束置位信号(setdrn)的电位与以电位Vs为基准的电压E1相等，成为高电平。另一方面，从第2连接点P2输出的电平移位结束复位信号(resdrn)的电位成为由电阻LSR2a、LSR2b对电压E1进行分压后的值(＝E1·LSR2b/(LSR2a+LSR2b))。

[0091] 此时，设定成使得该分压值成为锁存误动作保护电路22的高电平。即，预先确定电阻LSR2a、LSR2b的分压比，使得由电阻LSR2a、LSR2b对电压E1进行分压后的电压高于锁存误动作保护电路22的阈值电压。

[0092] 在锁存电路23的输出为高电平、NOT电路26的输出为低电平的情况也是同样的。即，预先确定电阻LSR1a、LSR1b的分压比，使得由电阻LSR1a、LSR1b对电压E1进行分压后的电压成为锁存误动作保护电路22的高电平。

[0093] 通过这样预先确定电阻LSR1a、LSR1b的分压比及电阻LSR2a、LSR2b的分压比，从而仅对高侧电路20的电平移位结束置位信号(setdrn)或电平移位结束复位信号(resdrn)中的一方输入低电平的输入信号时的dV/dt噪声耐量提高，能实现稳定的动作。

[0094] 接下来，对由电阻LSR1b、LSR2b、NOT电路26及P沟道MOS晶体管PM1、PM2构成的反馈电路进行说明。

[0095] 设电阻LSR1a、LSR2a的电阻值相等，电阻LSR1b、LSR2b的电阻值相等，且P沟道MOS晶体管PM1、PM2的导通电阻足够小。于是，其栅极与连接点P1、P2中的高电平的连接点(在之后的说明中，称该连接点为“H连接点”)连接的P沟道MOS晶体管的栅源间电压为零。此外，其栅极与连接点P1、P2中的低电平的连接点(在之后的说明中，称该连接点为“L连接点”)连接的P沟道MOS晶体管的栅源间电压为E1·Ra/(Ra+Rb)。另外，电阻Ra相当于电阻LSR1a或电阻LSR2a，电阻Rb相当于电阻LSR1b或电阻LSR2b。

[0096] 上述栅源间电压E1·Ra/(Ra+Rb)的值设定为比P沟道MOS晶体管PM1、PM2的阈值电压要稍大的电压值。由此，栅极与L连接点连接的MOS晶体管成为具有有限的导通电阻Ron、该导通电阻Ron与电阻LSR1a或电阻LSR2a并联连接的结构。例如，若设E1＝15V，P沟道MOS晶体管PM1、PM2的阈值电压为2.5V，LSR1a＝LSR2a＝Ra＝10kΩ，LSR1b＝R5＝Rb＝45kΩ，则上述栅源间电压比阈值电压大0.2V，为E1·Ra/(Ra+Rb)＝2.7V。

[0097] 这样，在本实施方式中，上述导通电阻Ron不为零，而为有限的值。因此，在本实施方式中，即使与H连接点连接的N沟道MOS晶体管HVN1或HVN2导通，也可防止在电位E1与接地电位之间有贯通电流流过。

[0098] 此外，在N沟道MOS晶体管HVN1、HVN2的源漏间存在寄生电容Cds1、Cds2。因此，上述导通电路Ron导致对于H连接点的时间常数与对于L连接点的时间常数不同，使前者的时间常数比后者的时间常数要小。

[0099] 其结果是，在因dV/dt噪声而导致H连接点和L连接点的电位变化的情况下，H连接点的电位比L连接点的电位要变化得快。因而，在两者的电位上升时，H连接点的电位达到锁存误动作保护电路22的输入阈值电压的时间与L连接点的电位达到同一阈值电压的时间之间产生差异。其结果是，锁存电路23因该时间差而置位或复位成保持原来的值。

[0100] 因此，根据本实施方式，能更可靠地防止dV/dt噪声导致的误动作。

[0101] 如上所述，由电阻LSR1b、LSR2b、NOT电路26及P沟道MOS晶体管PM1、PM2构成的反馈电路根据锁存电路23的输出信号，将第1连接点P1和第2连接点P2中的一方上拉到2次侧电位系统的高电位侧电源电位，并将另一方下拉到2次侧电位系统的低电位侧电源电位，由此更可靠地防止dV/dt噪声导致的误动作。

[0102] 另外，在本实施方式的高侧电路中，也与图1所示的高侧电路同样，抑制高电位侧开关元件XD1的导通动作的延迟，可获得降低功耗的效果。

[0103] (实施方式3)

[0104] 接下来，说明本发明的实施方式3。

[0105] 本实施方式的半桥驱动电路1在图1及图3所示的高侧电路0中，使得从脉冲产生电路40输出与以往不同的输出波形的信号。

[0106] 图4是本实施方式的脉冲产生电路40的电路结构图。图4中，来自外部的输入信号Hdrv输入到脉冲产生电路40的D型触发器50的D输入端子。系统时钟CLK输入到D型触发器50的CLK端子。

[0107] 此外，D型触发器50的Q输出端子连接到AND电路51的反转输入端子，并连接到AND电路52的非反转输入端子。输入信号Hdrv连接到AND电路51的非反转输入端子和AND电路52的反转输入端子。另外，反转输入端子可通过在非反转输入端子的前级插入NOT电路来实现。

[0108] AND电路51的输出端子连接到RS触发器56的S输入端子。AND电路52的输出端子连接到RS触发器56的R输入端子。

[0109] RS触发器56的输出Q连接到多路复用器电路(MUX)54、55的选择端子S。该多路复用器电路54、55利用选择信号(Select)，选择输入端子0或输入端子1中的某一方的端子的输入信号并输出。

[0110] AND电路51、AND电路52的输出分别连接到OR电路53的输入端子。OR电路53的输出端子连接到计数器电路(CNT)57的清零端子。此外，计数器电路57的时钟输入端子与系统时钟CLK连接。计数器电路57的一个输出端子(在之后的说明中，将该输出端子称为“第1输出端子”)连接到多路复用器电路54的输入端子1和多路复用器电路55的输入端子0。计数器电路57的另一输出端子(在之后的说明中，将该输出端子称为“第2输出端子”)连接到多路复用器电路54的输入端子0和多路复用器电路55的输入端子1。

[0111] 另外，在本实施方式中，计数器电路57的第1输出端子因清零信号后的时钟信号而从“1”开始依次向上计数到“7”为止持续接通状态，在“8”之后输出断开的信号。计数器电路57的第2输出端子从“1”到“5”为止持续断开状态，在“6”“7”之间变成接通，之后再输出变成断开的信号。

[0112] 即，计数器电路57的第2输出端子为比第1输出端子要延迟5个时钟后变成接通、与第1输出端子同时输出断开的信号。该延迟时间调整成为如下时间即可：该时间使得即使之后通过接通信号侧电平移位电路24、断开信号侧电平移位电路25、锁存误动作保护电路22，也可靠地使来自第1输出端子的输出信号(在之后的说明中，将该输出信号称为“第1输出信号”)更早地输入到锁存电路23。此外，来自第2输出端子的输出信号(在之后的说明中，将该输出信号称为“第2输出信号”)变成接通的时间调整成为P沟道MOS晶体管PM1a、PM2a可靠地导通的时间。

[0113] 关于第2输出信号变成断开的时刻，如图4的电路图那样，作为与时钟同步的信号，与第1输出信号同时变成断开便没有问题。或者，若能将脉冲宽度取成可充分确保P沟道MOS晶体管PM1a、PM2a的导通时间，则也可以比第1输出信号更早地变成断开。总之，重要的是，进行电平移位、通过锁存误动作保护电路并输入到锁存电路的信号在何种时刻接通、断开。因而，即使第1、第2输出信号的时刻稍有偏离，也可实现上述计数器电路57。

[0114] 系统复位信号ZRST连接到各触发器50、56及计数器电路57的复位端子。

[0115] 图5中示出具有上述结构的脉冲产生电路40的动作波形。

[0116] 由D型触发器50输出比输入信号Hdrv要延迟1个时钟的信号PreHdrv。通过AND电路51、52获得输入信号Hdrv和信号PreHdrv的差分，在输入信号Hdrv的上升、下降的时刻，分别输出1个时钟的rise(上升)信号、fall(下降)信号，成为计数器电路57的清零信号。

[0117] 此外，在输入信号Hdrv上升时，利用rise信号将RS触发器56置位，其输出Q变成高电平。在输入信号Hdrv下降时，利用rise信号将RS触发器56复位，其输出Q变成低电平。

[0118] 多路复用器电路54、55中，在输入信号Hdrv的上升、下降时选择的信号是不同的。因此，在上升的时刻，从多路复用器电路54输出第1输出信号作为set信号，从多路复用器电路55输出第2输出信号作为reset信号。另一方面，在输入信号Hdrv的下降的时刻，从多路复用器电路54输出第2输出信号作为set信号，从多路复用器电路55输出第1输出信号作为reset信号。

[0119] 接下来，利用图6，将本实施方式的波形的给锁存误动作保护电路22的输入信号、与上一实施方式的波形的给锁存误动作保护电路22的输入信号进行比较来说明。

[0120] 从脉冲产生电路40输出的信号如图6(a)那样，在置位时，reset信号比set信号延迟规定时间后上升，几乎同时变成断开。复位时，首先reset信号上升，延迟规定时间后set信号上升，几乎同时变成断开。

[0121] 更详细而言，置位时，首先set信号上升，此时reset信号还处于断开状态。作为电平移位后的信号的setdrn信号、resdrn信号(负逻辑)分别变成低电平、高电平，锁存电路23变成置位状态，其输出变成接通。因而，高侧驱动器21的输出也变成接通，高电位侧开关元件XD1变成导通状态。此时，锁存误动作保护电路22不工作。

[0122] 之后，在延迟规定时间(在图4的示例中为5个时钟)后reset信号上升时，对于锁存误动作保护电路22输入作为电平移位后的信号的setdrn信号、resdrn信号(负逻辑)，它们均为低电平(有效)。因此，保护功能起作用，锁存误动作保护电路22的输出在置位侧、复位侧均变成高电平。若将其输入到锁存电路23，则保持之前的值，维持之前的输出。因此，高侧驱动器21的输出变成高电平，高电位侧开关元件XD1维持导通状态。

[0123] 此时，逻辑或电路OR1的输出变成低电平，因此，P沟道型MOS晶体管PM1a、PM2a成为导通状态。由此，两电平移位电路24、25的输出阻抗变低，因此，寄生电容Cds1、Cds2的充电时间变短，可较快地复原。

[0124] 另外，通过锁存误动作保护电路22，根据高侧驱动器21的输出信号HO的状态，电平移位电路的阻抗不同。即，在输出信号HO为低电平的状态下，setdrn侧的阻抗较低。因此，setdrn信号更早地恢复到高电平。由此，能实现稳定的动作，并且，之后set信号变成接通时，能迅速地进行响应。另一方面，在输出信号HO为高电平的状态下，resdrn侧的阻抗较低。因此，resdrn信号更早地恢复到高电平。由此，能实现稳定的动作，并且，之后reset信号变成接通时能迅速地进行应答，能快速地驱动高电位侧开关元件XD1。

[0125] 另一方面，根据现有的脉冲产生电路，如图6(b)所示，在误动作防止用的P沟道MOS晶体管(PM1、PM2)的效果下，在resdrn信号变成低电平的同时setdrn信号恢复到高电平，但会产生延迟。在此期间，后级的锁存误动作保护电路22工作，输出信号不变化，从而输出响应产生延迟。

[0126] 在实施方式2中，当产生dV/dt噪声时，追加的逻辑或电路OR1动作，使P沟道MOS晶体管(PM1、PM2)成为导通状态，缓和了dV/dt噪声产生时的延迟。然而，在本实施方式中，通过使set信号、reset信号的高电平期间重叠一定期间，从而暂时形成P沟道MOS晶体管(PM1a、PM2a)的同时导通状态，降低两电平移位电路的输出的阻抗。由此，能在输入下一控制信号之前将电平移位电路的输出状态返回到稳定状态。因此，在本实施方式中，不管有无产生dV/dt噪声，始终能缓和延迟。

[0127] 图7～图9中示出将置位信号和复位信号的脉冲间隔分别设为50ns、30ns、10ns时主要信号的仿真结果。

[0128] 作为主要信号，记载有来自高侧驱动器21的输出信号(out)、脉冲产生电路40的输出即置位信号(set)和复位信号(reset)、来自逻辑或电路OR1的输出信号(dvdten)、移位结束置位信号(setdrn)、移位结束复位信号(resdrn)。将利用本实施方式的脉冲产生电路的情况下的波形用实线来表示，将利用现有的脉冲产生电路的情况下的波形用虚线来表示。

[0129] 例如，在图7的示例(脉冲间隔为50ns)中，通过利用本实施方式的脉冲产生电路，与利用现有的脉冲产生电路的情况相比，在上升时产生2ns的延迟缓和效果，在下降时产生5.8ns的延迟缓和效果。脉冲间隔越短，该效果越大，在图9的示例(脉冲间隔为10ns)中，在上升时产生15ns的延迟缓和效果，在下降时产生17ns的延迟缓和效果。

[0130] 标号说明

[0131] 1 半桥驱动电路

[0132] 10 输出电路

[0133] 20 高侧电路

[0134] 21 高侧驱动器

[0135] 22 锁存误动作保护电路(保护单元)

[0136] 23 锁存电路

[0137] 24 接通信号侧电平移位电路(第1电平移位单元)

[0138] 25 断开信号侧电平移位电路(第2电平移位单元)

[0139] 26 NOT电路

[0140] 28 控制信号输出单元

[0141] 30 低侧电路

[0142] 31 低侧驱动器

[0143] 40 脉冲产生电路(脉冲产生单元)

[0144] 50、56 D型触发器

[0145] 51、52、53 逻辑电路

[0146] 54、55 多路复用器电路

[0147] 57 计数器电路

[0148] 90 现有的半桥驱动电路

[0149] 99 现有的高侧电路

[0150] OR1 逻辑或电路(逻辑门单元)

[0151] DH、DL 二极管

[0152] PS、PS1、PS2 电源(电源单元)