半导体结构的形成方法

摘要

一种半导体结构的形成方法，包括：步骤S101，提供半导体衬底；步骤S102，采用第一沉积工艺在所述半导体衬底表面形成第一介质层；步骤S103，在所述第一沉积工艺之后，对所述第一介质层表面进行表面处理，去除所述第一介质层表面的凸部；步骤S104，在所述表面处理工艺之后，采用第二沉积工艺在所述半导体衬底表面形成第二介质层，所述第二沉积工艺的速率小于第一沉积工艺的速率。所形成的半导体结构质量好。

权利要求

1.一种半导体结构的形成方法，其特征在于，包括：

步骤S101，提供半导体衬底；

步骤S102，采用第一沉积工艺在所述半导体衬底表面形成第一介质层；

步骤S103，在所述第一沉积工艺之后，对所述第一介质层表面进行表面处理，去除所述第一介质层表面的凸部；

步骤S104，在所述表面处理工艺之后，采用第二沉积工艺在所述半导体衬底表面形成第二介质层，所述第二沉积工艺的速率小于第一沉积工艺的速率；

当所述第一介质层和第二介质层的总厚度小于预设厚度时，再次执行步骤S102、步骤S103和步骤S104，直至若干层第一介质层和第二介质层的总厚度等于或大于预设厚度。

2.如权利要求1所述半导体结构的形成方法，其特征在于，所述表面处理工艺为：采用氩气和氦气的等离子体轰击工艺，工艺参数为：氩气1000标准毫升/分钟～3000标准毫升/分钟，氦气1000标准毫升/分钟～3000标准毫升/分钟，压力2托～8托，温度350摄氏度～450摄氏度，高频功率500瓦～1500瓦，低频功率500瓦～1500瓦。

3.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一沉积工艺的沉积速率为5000～15000埃/分钟。

4.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二沉积工艺的沉积速率为500～1000埃/分钟。

5.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二沉积工艺的参数为：硅烷气体流量50标准毫升/分钟～80标准毫升/分钟，一氧化二氮气体流量5000标准毫升/分钟～10000标准毫升/分钟，气压1托～5托，温度350摄氏度～450摄氏度，高频功率200瓦～500瓦。

6.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一沉积工艺的参数为：硅烷气体流量为500标准毫升/分钟～1000标准毫升/分钟，一氧化二氮气体流量为

15000标准毫升/分钟～20000标准毫升/分钟，气压1托～3托，温度350摄氏度～450摄氏度，高频功率1000瓦～2000瓦。

7.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一介质层的厚度为

400埃～500埃，所述第二介质层的厚度为50埃～100埃。

8.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一介质层和第二介质层的材料为氧化硅。

9.如权利要求1所述半导体结构的形成方法，其特征在于，所述预设厚度为1000埃～

5000埃。

10.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在所述第一介质层和第二介质层的总厚度等于或大于预设厚度之后，在所述第一介质层和第二介质层内形成导电插塞。

11.如权利要求10所述半导体结构的形成方法，其特征在于，所述导电插塞的形成工艺为：在位于顶层的第二介质层表面形成光刻胶层，所述光刻胶层暴露出需要形成导电插塞的第二介质层表面；以所述光刻胶层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一介质层和第二介质层，形成通孔；在所述通孔内和第二介质层表面形成金属材料，直至填充满所述通孔；采用抛光工艺去除高于第二介质层表面的金属材料，在所述通孔内形成导电插塞。

12.如权利要求11所述半导体结构的形成方法，其特征在于，还包括：在形成金属材料之前，在所述通孔的侧壁和底部表面、以及第二介质层表面沉积停止层，所述金属材料形成于所述停止层表面，所述停止层的材料为氮化钛或氮化钽。

13.如权利要求10所述半导体结构的形成方法，其特征在于，所述导电插塞的材料为铜、钨或铝。

14.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在所述半导体衬底表面或所述半导体衬底内形成半导体器件，在所述半导体衬底和半导体器件表面形成第一介质层。

说明书

半导体结构的形成方法

技术领域

[0001] 本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

[0002] 随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在半导体器件的尺寸持续缩小的过程中，形成用于半导体器件之间电互联的导电插塞的工艺也受到了挑战，进而影响半导体器件的性能。

[0003] 图1至图4是现有技术中，电连接晶体管的源区或漏区的导电插塞的形成过程的剖面结构示意图，包括：

[0004] 请参考图1，提供半导体衬底100，所述半导体衬底100表面具有栅极结构101，所述栅极结构101两侧的半导体衬底100内具有源区102a和漏区102b。

[0005] 请参考图2，在所述半导体衬底100表面和栅极结构101表面沉积介质层103。

[0006] 请参考图3，在所述介质层103表面形成光刻胶层104，所述光刻胶层104暴露出与源区102a或漏区102b位置对应的介质层103表面。

[0007] 请参考图4，以所述光刻胶层104（如图3所示）为掩膜，刻蚀所述介质层103直至暴露出源区102a或漏区102b为止，形成开口（未示出）；在所述开口内形成导电插塞105。

[0008] 然而，随着集成电路集成化程度的提高，现有技术形成的导电插塞形貌不良，容易使集成电路发生短路或断路等问题。

[0009] 更多关于导电插塞及其形成方法的相关资料请参考公开号为US2009/0286395的美国专利文件。

发明内容

[0010] 本发明解决的问题是提供一种半导体结构的形成方法，使所形成的介质层表面光滑，继而使所形成的导电插塞的质量好。

[0011] 为解决上述问题，本发明提供一种半导体结构的形成方法，包括：步骤S101，提供半导体衬底；步骤S102，采用第一沉积工艺在所述半导体衬底表面形成第一介质层；步骤S103，在所述第一沉积工艺之后，对所述第一介质层表面进行表面处理，去除所述第一介质层表面的凸部；步骤S104，在所述表面处理工艺之后，采用第二沉积工艺在所述半导体衬底表面形成第二介质层，所述第二沉积工艺的速率小于第一沉积工艺的速率。

[0012] 可选的，所述表面处理工艺为：采用氩气和氦气的等离子体轰击工艺，工艺参数为：氩气1000标准毫升/分钟～3000标准毫升/分钟，氦气1000标准毫升/分钟～3000标准毫升/分钟，压力2托～8托，温度350摄氏度～450摄氏度，高频功率500瓦～1500瓦，低频功率500瓦～1500瓦。

[0013] 可选的，所述第一沉积工艺的沉积速率为5000～15000埃/分钟。

[0014] 可选的，所述第二沉积工艺的沉积速率为500～1000埃/分钟。

[0015] 可选的，所述第二沉积工艺的参数为：硅烷气体流量50标准毫升/分钟～80标准毫升/分钟，一氧化二氮气体流量5000标准毫升/分钟～10000标准毫升/分钟，气压1托～5托，温度350摄氏度～450摄氏度，高频功率200瓦～500瓦。

[0016] 可选的，所述第一沉积工艺的参数为：硅烷气体流量为500标准毫升/分钟～1000标准毫升/分钟，一氧化二氮气体流量为15000标准毫升/分钟～20000标准毫升/分钟，气压1托～3托，温度350摄氏度～450摄氏度，高频功率1000瓦～2000瓦。

[0017] 可选的，所述第一介质层的厚度为400埃～500埃，所述第二介质层的厚度为50埃～100埃。

[0018] 可选的，所述第一介质层和第二介质层的材料为氧化硅。

[0019] 可选的，当所述第一介质层和第二介质层的总厚度小于预设厚度时，再次执行步骤S102、步骤S103和步骤S104，直至若干层第一介质层和第二介质层的总厚度等于或大于预设厚度。

[0020] 可选的，所述预设厚度为1000埃～5000埃。

[0021] 可选的，还包括：在所述第一介质层和第二介质层的总厚度等于或大于预设厚度之后，在所述第一介质层和第二介质层内形成导电插塞。

[0022] 可选的，所述导电插塞的形成工艺为：在位于顶层的第二介质层表面形成光刻胶层，所述光刻胶层暴露出需要形成导电插塞的第二介质层表面；以所述光刻胶层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一介质层和第二介质层，形成通孔；在所述通孔内和第二介质层表面形成金属材料，直至填充满所述通孔；采用抛光工艺去除高于第二介质层表面的金属材料，在所述通孔内形成导电插塞。

[0023] 可选的，还包括：在形成金属材料之前，在所述通孔的侧壁和底部表面、以及第二介质层表面沉积停止层，所述金属材料形成于所述停止层表面，所述停止层的材料为氮化钛或氮化钽。

[0024] 可选的，所述导电插塞的材料为铜、钨或铝。

[0025] 可选的，还包括：在所述半导体衬底表面或所述半导体衬底内形成半导体器件，在所述半导体衬底和半导体器件表面形成第一介质层。

[0026] 与现有技术相比，本发明的技术方案具有以下优点：

[0027] 采用沉积速率较快的第一沉积工艺形成第一介质层，再对所述第一介质层进行表面处理，能够去除所述由于沉积速率较快而在第一介质层表面产生的凸部，使所述第一介质层的表面平整；再于所述第一介质层表面形成第二介质层，能够使所述第二介质层的表面也保持平整；而且，所述第二介质层的形成工艺为沉积速率较慢的第二沉积工艺，能够形成致密且表面光滑的第二介质层；因此，保证了所述第二介质层的表面平整且光滑，有利于形成图形化精确的光刻胶层；重复多次所述第一沉积工艺、表面处理工艺和第二沉积工艺，即可形成满足预设厚度需求的介质层，且能够保证所形成的介质层表面光滑平整；进而保证，在所述介质层表面采用光刻工艺图形化时，曝光所得的图形更精确，有利于改善的器件性能。

附图说明

[0028] 图1至图4是现有技术的导电插塞的形成过程的剖面结构示意图；

[0029] 图5至图10是本发明的实施例所述半导体结构的形成过程的剖面结构示意图。

具体实施方式

[0030] 如背景技术所述，随着集成电路集成化程度的提高，现有技术形成的导电插塞形貌不良，容易使集成电路发生短路或断路等问题。

[0031] 经过本发明的发明人研究发现，随着集成电路的集成化提高、半导体器件的尺寸不断缩小，所需形成的导电插塞105（如图4所示）的尺寸也持续减小；在现有技术中，需要首先在介质层103（如图3所示）表面形成光刻胶层104（如图3所示），并以所述光刻胶层104为掩膜刻蚀形成开口，在所述开口内形成导电插塞105；然而，随着导电插塞105的尺寸不断减小，所述介质层103表面的粗糙程度对形成光刻胶层104的曝光工艺的影响更为严重，容易导致所述光刻胶层104的形貌不良，进而导致所形成的开口形貌不良，导电插塞105容易发生短路或断路。

[0032] 具体的，所述光刻胶层104的形成工艺为：在所述介质层103表面采用旋涂工艺形成光刻胶薄膜；对所述光刻胶薄膜进行曝光，使其图形化并暴露出需要形成导电插塞105的介质层103表面。其中，所述曝光工艺的精确度受到介质层103表面粗糙程度的影响，当所述介质层103的表面越粗糙，用于曝光的入射光线越容易发生反射，从而导致图形化的区域过小或过大。尤其是随着所需形成的导电插塞105的尺寸缩小，对所述曝光工艺的精确度要求越高；当所述光刻胶层104暴露出的区域过小，易致无法充分刻蚀形成所需深度的开口，继而造成器件断路；所述光刻胶层104暴露出的区域过大，易导致相邻开口联通，继而造成器件断路。

[0033] 然而，现有技术所形成的介质层103受到工艺质量的限制而表面粗糙，而且容易产生凸部，严重影响形成光刻胶层104的光刻工艺的精确度，因此所形成的导电插塞105形貌不良，容易使器件造成断路或短路。

[0034] 经过本发明的发明人进一步研究，在采用沉积速率较快的第一沉积工艺形成第一介质层后，对所述第一介质层进行表面处理，以去除所述第一介质层表面的凸部，使所述第一介质层的表面平整；再于所述第一介质层表面形成第二介质层，能够使所述第二介质层的表面也保持平整；而且，所述第二介质层的形成工艺为沉积速率较慢的第二沉积工艺，能够形成致密且表面光滑的第二介质层，因此所述第二介质层的表面光滑且平整，有利于形成图形化精确的光刻胶层；重复多次所述第一沉积工艺、表面处理工艺和第二沉积工艺，即可形成满足预设厚度的介质层，且所述介质层的表面光滑平整；采用光刻工艺在所述介质层表面图形化时，曝光所得的图形精确，能够使所形成的导电插塞质量好，避免了由于器件尺寸缩小而造成导电插塞断路或短路，保证了器件性能。

[0035] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

[0036] 图5至图10是本发明的实施例所述半导体结构的形成过程的剖面结构示意图。

[0037] 请参考图5，执行步骤S101，提供半导体衬底200；执行步骤S102采用第一沉积工艺在所述半导体衬底200表面形成第一介质层201。

[0038] 所述半导体衬底200用于为后续工艺提供工作平台；所述半导体衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化镓或砷化镓等）。

[0039] 在一实施例中，所述半导体衬底200表面或半导体衬底200内还形成有半导体器件（未示出），例如晶体管、电容器、电感器或存储器等，而且所述半导体器件由导电结构进行电连接，构成集成电路；所述半导体器件和导电结构之间还覆盖有绝缘材料，将所述半导体器件和导电结构电隔离。

[0040] 本实施例中，所述第一介质层201形成于半导体衬底200表面；在另一他实施例中，所述第一介质层201形成于半导体器件、导电结构和绝缘材料表面；所述第一介质层201的材料为氧化硅，用于后续工艺在其中形成导电插塞，以电连接半导体器件；所述第一介质层201的厚度为400埃～500埃，所述第一沉积工艺为常用的氧化硅的沉积工艺：等离子增强氧化（PEOX，Plasma Enhanced Oxide）工艺；所述第一沉积工艺的参数为：硅烷气体流量为500标准毫升/分钟～1000标准毫升/分钟，一氧化二氮气体流量为15000标准毫升/分钟～
20000标准毫升/分钟，气压1托～3托，温度350摄氏度～450摄氏度，高频功率1000瓦～2000瓦。所述第一沉积工艺的气体流量较大，因此沉积速率较快，所述第一沉积工艺的沉积速率为5000～15000埃/分钟，能够在较短的时间内形成厚度较厚的第一介质层201，有利于保证工艺效率。

[0041] 然而，由于所述第一介质层201的形成速率较快，无可避免地会造成所述第一介质层201表面粗糙，而且在第一介质层201表面产生凸部，例如凸部A；所述粗糙表面以及凸部A会在图形化光刻胶层时，造成曝光光线的反射，使曝光后的图形不标准，进而影响以光刻胶层刻蚀形成的导电插塞通孔的质量；尤其是随着半导体器件的尺寸持续缩小，所述不标准的光刻胶层图形对刻蚀形成导电插塞通孔的质量影响更为严重，会导致导电插塞的短路或断路，造成集成电路的失效。

[0042] 因此，后续需要对所述第一介质层201的表面进行处理，以使所述第一介质层201的表面光滑平坦，以提高光刻胶层图形化的精确度。而当所述第一介质层201的厚度在400埃～500埃的范围内时，所述第一介质层201表面形成的凸部A较小，能够采用表面处理工艺去除。

[0043] 请参考图6，执行步骤S103，在所述第一沉积工艺之后，对所述第一介质层201表面进行表面处理，去除所述第一介质层表面的凸部A（如图5所示）。

[0044] 所述表面处理工艺为：采用氩气和氦气的等离子体轰击工艺，工艺参数为：氩气1000标准毫升/分钟～3000标准毫升/分钟，氦气1000标准毫升/分钟～3000标准毫升/分钟，压力2托～8托，温度350摄氏度～450摄氏度，高频功率500瓦～1500瓦，低频功率500瓦～1500瓦。

[0045] 所述表面处理工艺过程中，所述氩气或氦气以等离子体状态，向所述第一介质层201表面轰击，通过对工艺参数的调整控制，使所述等离子体能够轰击去除所述第一介质层
201表面的凸部A，而不易对所述第一介质层201表面的其他平坦表面造成影响。具体的，通过调控所述表面处理工艺中的低频功率和高频功率的参数，能够控制等离子体对于第一介质层201表面的轰击能力。使所述等离子体到达所述凸部A的表面时，具有足够轰击去除凸部A的能量；且使所述等离子体到达低于所述凸部A的平坦表面时，不具有足以轰击去除所述平坦表面的能量。以此达到去除第一介质层201表面的凸部A的目的。

[0046] 而且，当所述第一介质层201的厚度为400埃～500埃时，所述第一介质层201表面所产生的凸部A较小，能够通过所述表面处理工艺被去除，从而保证了所述第一介质层201表面平坦；同时，所述第一介质层201采用速率较快的第一沉积工艺形成，因此能够在保证工艺效率的同时，提高第一介质层201的质量。

[0047] 而且，由于所述第一介质层201表面通过表面处理工艺而平坦，有利于减少后续形成光刻胶层时曝光光线的反射情况，有助于提高曝光图形的准确性，提高所形成的导电插塞的质量。

[0048] 请参考图7，执行步骤S104，在所述表面处理工艺之后，采用第二沉积工艺在所述第一介质层201表面形成第二介质层202，所述第二沉积工艺的速率小于第一沉积工艺的速率。

[0049] 在采用表面处理工艺去除第一介质层201表面的凸部A之后，进行第二沉积工艺；所述第二沉积工艺的工艺参数为：硅烷气体流量50标准毫升/分钟～80标准毫升/分钟，一氧化二氮气体流量5000标准毫升/分钟～10000标准毫升/分钟，气压1托～5托，温度350摄氏度～450摄氏度，高频功率200瓦～500瓦；所述第二沉积工艺所形成的第二介质层202的材料为氧化硅，厚度为50埃～100埃。

[0050] 所述第二沉积工艺的速率较慢，能够形成致密均匀的第二介质层202，使所形成的第二介质层202的表面光滑。由于所述第一沉积工艺的沉积速率为5000～15000埃/分钟，而所述第二沉积工艺的速率低于所述第一沉积工艺的速率，即所述第二沉积工艺的沉积速率小于5000埃/分钟；较佳的是，所述第二沉积工艺的沉积速率为500～1000埃/分钟，所形成的第二介质层202光滑致密，能够良好地修饰第一介质层201的粗糙表面。而且，由于所述第一介质层201经过表面处理工艺而表面平坦，在所述第一介质层201表面所形成的第二介质层202也能够保持平坦，而且所述第二介质层202表面光滑，进一步避免了后续图形化光刻胶层时，曝光光线的反射，进一步保证了图形化的准确性，使所形成的导电插塞的质量好。

[0051] 请参考图8，当所述第一介质层201和第二介质层202的总厚度小于预设厚度时，再次执行步骤S102、步骤S103和步骤S104，即采用第一沉积工艺在第二介质层202表面形成第一介质层201，对第一介质层201表面进行表面处理工艺，并在表面处理工艺之后采用第二沉积工艺在第一介质层201表面形成第二介质层202，重复若干次上述步骤，直至若干层第一介质层201和第二介质层202的总厚度等于或大于预设厚度。

[0052] 当形成第二介质层202之后，还能够继续采用第一沉积工艺形成第一介质层201，所述第一沉积工艺的参数，以及第一介质层201的材料及厚度与图6所述相同，在此不做赘述；再并对所述第一介质层201进行表面处理工艺，所述表面处理工艺与图7所述相同，在此不作赘述；在所述表面处理工艺之后再进行第二沉积工艺，所述第二沉积工艺参数、以及第二介质层202的材料及厚度与图7所述相同，在此不做赘述；重复若干次上述步骤，能够形成若干层相互重叠的第一介质层201和第二介质层202，所述若干层相互重叠的第一介质层201和第二介质层202的总厚度满足预设厚度的要求，所述预设厚度为1000埃～5000埃；所述预设厚度能够根据具体所需形成的导电插塞的高度以及半导体器件的排布而定。

[0053] 而且，所述若干层相互重叠的第一介质层201和第二介质层202的顶层是第二介质层202，所述第二介质层202的表面光滑且平坦，有利于保持后续图形化光刻胶层的标准化，从而使后续刻蚀形成的通孔的形貌良好，在所述通孔中形成的导电插塞的质量好。

[0054] 请参考图9，在位于顶层的第二介质层202表面形成光刻胶层203，所述光刻胶层203暴露出需要形成导电插塞的第二介质层202表面。

[0055] 所述光刻胶层203用于定义后续需要形成导电插塞的对应位置；所述光刻胶层203的形成工艺为：采用旋涂工艺在位于顶层的第二介质层202表面形成光刻胶薄膜；对所述光刻胶薄膜进行曝光图形化，以暴露出部分第二介质层202表面，形成光刻胶层203；在曝光工艺之后，对所述光刻胶层203进行热处理。

[0056] 由于在本实施例中，采用速率较快的第一沉积工艺形成第一介质层201之后，采用表面处理工艺去除了第一介质层201表面的凸部A，使所述第一介质层201表面平坦；而所述第一介质层201表面采用速率较慢的第二沉积工艺形成第二介质层202，能够形成致密均匀、表面光滑的第二介质层202；因此，位于顶层的第二介质层202表面能够保持平坦和光滑。当对所述光刻胶薄膜进行曝光时，曝光光线不会在所述第二介质层202表面发生较多反射，从而使所形成的光刻胶层203的图形标准，使后续刻蚀形成的通孔的形貌良好，进而保证了所形成的导电插塞的质量良好，所形成的器件性能稳定。

[0057] 请参考图10，以所述光刻胶层203（如图9所示）为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一介质层201和第二介质层202，形成通孔（未示出）；在所述通孔内形成导电插塞204。

[0058] 所述导电插塞204用于使半导体器件或导电结构与外部电连接；所述导电插塞204的形成工艺为：在所述通孔内和第二介质层202表面形成金属材料，直至填充满所述通孔；采用抛光工艺去除高于第二介质层表面的金属材料；其中，所述金属材料为铜、钨或铝，所述金属材料的形成工艺为沉积工艺，包括化学气相沉积工艺或物理气相沉积工艺；此外，当所述金属材料为铜使，所述金属材料的形成工艺还能够为铜电镀工艺。

[0059] 此外，在一实施例中，在形成金属材料之前，在所述通孔的侧壁和底部表面、以及第二介质层202表面沉积停止层，所述金属材料形成于所述停止层表面；所述停止层的材料为氮化钛或氮化钽，所述停止层用于定义所述抛光工艺的停止位置。

[0060] 本实施例采用第一沉积工艺形成第一介质层，所述第一沉积工艺的速率较快，能够在短时间内形成厚度较厚的第一介质层；在所述第一沉积工艺之后，对所述第一介质层进行表面处理，能够使所述第一介质层的表面平坦；再于所述第一介质层表面采用第二沉积工艺形成第二介质层，由于所述第二介质层的速率较慢，能够形成致密均匀且表面光滑的第二介质层；重复若干次所述第一沉积工艺、表面处理工艺、以及第二沉积工艺，能够使位于顶层的第二介质层表面保持平坦和光滑，有利于对形成于所述第二介质层表面的光刻胶层曝光时，保证光刻胶层的图形标准精确；以所述光刻胶层形成的通孔形貌良好，在所述通孔中形成的导电插塞的质量优良，有利于保证所形成的器件性能稳定。

[0061] 综上所述，采用沉积速率较快的第一沉积工艺形成第一介质层，再对所述第一介质层进行表面处理，能够去除所述由于沉积速率较快而在第一介质层表面产生的凸部，使所述第一介质层的表面平整；再于所述第一介质层表面形成第二介质层，能够使所述第二介质层的表面也保持平整；而且，所述第二介质层的形成工艺为沉积速率较慢的第二沉积工艺，能够形成致密且表面光滑的第二介质层；因此，保证了所述第二介质层的表面平整且光滑，有利于形成图形化精确的光刻胶层；重复多次所述第一沉积工艺、表面处理工艺和第二沉积工艺，即可形成满足预设厚度需求的介质层，且能够保证所形成的介质层表面光滑平整；进而保证，在所述介质层表面采用光刻工艺图形化时，曝光所得的图形更精确，有利于改善的器件性能

[0062] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。