用于生成输出信号的系统和方法

摘要

提供了多相接地参考单端信令。一种系统，包括控制电路和第一、第二以及第三接地参考单端信令（GRS）驱动器电路，其每个耦连到输出信号。控制电路配置为生成第一、第二以及第三控制信号集，其每个是基于时钟信号的各自的相位的。每个GRS驱动器电路配置为在时钟信号的至少一个相位期间基于各自的控制信号集来预充电电容器以存储电荷，以及在时钟信号的各自的相位期间通过将电荷放电来驱动相对于接地网络的输出信号。

权利要求

1.一种用于生成输出信号的系统，包括：

控制电路，其配置为基于时钟信号的第一相位生成第一控制信号集，基于所述时钟信号的第二相位生成第二控制信号集，以及基于所述时钟信号的第三相位生成第三控制信号集；

第一接地参考单端信令(GRS)驱动器电路，其配置为：

在除所述时钟信号的所述第一相位以外的所述时钟信号的至少一个相位期间基于所述第一控制信号集来预充电第一电容器以存储第一电荷；以及在所述时钟信号的所述第一相位期间通过将第一输出节点或第二输出节点耦连到所述输出信号而将所述第一电荷放电来驱动相对于接地网络的所述输出信号以传送第一输入；

第二GRS驱动器电路，其配置为：

在除所述时钟信号的所述第二相位以外的所述时钟信号的至少一个相位期间基于所述第二控制信号集来预充电第二电容器以存储第二电荷；以及在所述时钟信号的所述第二相位期间通过将所述第二电荷放电来驱动相对于所述接地网络的所述输出信号以传送第二输入；以及第三GRS驱动器电路，其配置为：

在除所述时钟信号的所述第三相位以外的所述时钟信号的至少一个相位期间基于所述第三控制信号集来预充电第三电容器以存储第三电荷；以及在所述时钟信号的所述第三相位期间通过将所述第三电荷放电来驱动相对于所述接地网络的所述输出信号以传送第三输入。

2.根据权利要求1所述的系统，其中所述控制电路进一步配置为基于所述第一输入生成所述第一控制信号集，基于所述第二输入生成所述第二控制信号集，以及基于所述第三输入生成所述第三控制信号集。

3.根据权利要求1所述的系统，其中所述第一电容器将所述第一电荷存储在所述第一输出节点和第一参考节点之间，并且所述第一电荷的极性基于所述第一输入的逻辑状态。

4.根据权利要求1所述的系统，其中所述第一电容器以基于所述第一输入的逻辑状态的极性被放电。

5.根据权利要求1所述的系统，其中所述第一控制信号集配置为在除所述时钟信号的所述第一相位以外的所述时钟信号的所述至少一个相位期间当所述第一输入处于逻辑0状态中时，以负电荷对所述第一电容器进行预充电。

6.根据权利要求1所述的系统，其中所述第一控制信号集配置为在除所述时钟信号的所述第一相位以外的所述时钟信号的所述至少一个相位期间当所述第一输入处于逻辑1状态中时，以正电荷对所述第一电容器进行预充电。

7.根据权利要求6所述的系统，其中所述第一电容器将所述第一电荷存储在所述第一输出节点和第一参考节点之间，并且所述第一控制信号集配置为通过第一n沟道场效应晶体管(n-FET)将所述第一参考节点耦连到所述接地网络以及通过第一p沟道场效应晶体管(p-FET)将所述第一输出节点耦连到供电节点来以所述正电荷对所述第一电容器进行预充电。

8.根据权利要求1所述的系统，其中所述第一电容器将所述第一电荷存储在所述第一输出节点和第一参考节点之间，并且所述第一控制信号集配置为在所述时钟信号的所述第一相位期间通过将所述第一参考节点耦连到所述接地网络以及将所述第一输出节点耦连到所述输出信号来驱动所述输出信号。

9.根据权利要求8所述的系统，其中所述第一控制信号集配置为在所述时钟信号的所述第一相位期间通过第一n沟道场效应晶体管(n-FET)将所述第一参考节点耦连到所述接地网络以及通过第二n-FET将所述第一输出节点耦连到所述输出信号来驱动所述输出信号。

10.根据权利要求1所述的系统，其中编码所述时钟信号的所述第一相位、所述时钟信号的所述第二相位以及所述时钟信号的所述第三相位的信号集与所述输出信号一起被传送。

11.根据权利要求10所述的系统，其中所述信号集包括同相时钟信号和正交时钟信号。

12.根据权利要求10所述的系统，其中所述信号集包括表示所述时钟信号的所述第一相位的第一时钟相位信号、表示所述时钟信号的所述第二相位的第二时钟相位信号以及表示所述时钟信号的所述第三相位的第三时钟相位信号。

13.根据权利要求1所述的系统，进一步包括第一GRS接收器电路，所述第一GRS接收器电路耦连到所述输出信号并且配置为在所述时钟信号的所述第一相位期间表征所述输出信号。

14.根据权利要求13所述的系统，其中在所述时钟信号的所述第一相位期间通过集成所述输出信号来产生经表征输出信号。

15.根据权利要求14所述的系统，其中所述第一GRS接收器电路进一步配置为：在所述时钟信号的所述第二相位期间感测所述经表征输出信号；以及

在除所述时钟信号的所述第一相位和所述第二相位以外的所述时钟信号的至少一个相位期间预充电感测电路。

16.根据权利要求13所述的系统，其中在所述时钟信号的所述第一相位期间通过对所述输出信号进行采样来产生经表征输出信号。

17.根据权利要求16所述的系统，进一步包括通过在定义所述时钟信号的所述第一相位的上升沿和下降沿之间进行内插来确定所述输出信号被采样的时间。

18.根据权利要求1所述的系统，其中所述控制电路进一步配置为基于所述时钟信号的第四相位生成第四控制信号集，并且进一步包括：第四GRS驱动器电路，其配置为：

在除所述时钟信号的所述第四相位以外的所述时钟信号的至少一个相位期间基于第四输入数据信号来预充电第四电容器以存储第四电荷；以及在所述时钟信号的所述第四相位期间通过将所述第四电荷放电来驱动相对于所述接地网络的所述输出信号。

19.一种用于生成输出信号的系统，包括：

控制电路，其配置为基于时钟信号的第一相位生成第一控制信号集，基于所述时钟信号的第二相位生成第二控制信号集，以及基于所述时钟信号的第三相位生成第三控制信号集，其中在除所述时钟信号的所述第一相位以外的所述时钟信号的至少一个相位期间第一输入处于逻辑0状态时，所述第一控制信号集配置为用负电荷预充电第一电容器；

第一接地参考单端信令(GRS)驱动器电路，其配置为：

在除所述时钟信号的所述第一相位以外的所述时钟信号的至少一个相位期间基于所述第一控制信号集来预充电所述第一电容器以存储第一电荷，其中所述第一电容器将所述第一电荷存储在第一输出节点和第一参考节点之间，并且所述第一控制信号集配置为通过第一p沟道场效应晶体管(p-FET)将所述第一参考节点耦连到供电节点以及通过第一n沟道场效应晶体管(n-FET)将所述第一输出节点耦连到接地网络来以所述负电荷对所述第一电容器进行预充电；以及在所述时钟信号的所述第一相位期间通过将所述第一电荷放电来驱动相对于所述接地网络的输出信号以传送第一输入；

第二GRS驱动器电路，其配置为：

在除所述时钟信号的所述第二相位以外的所述时钟信号的至少一个相位期间基于所述第二控制信号集来预充电第二电容器以存储第二电荷；以及在所述时钟信号的所述第二相位期间通过将所述第二电荷放电来驱动相对于所述接地网络的所述输出信号以传送第二输入；以及第三GRS驱动器电路，其配置为：

在除所述时钟信号的所述第三相位以外的所述时钟信号的至少一个相位期间基于所述第三控制信号集来预充电第三电容器以存储第三电荷；以及在所述时钟信号的所述第三相位期间通过将所述第三电荷放电来驱动相对于所述接地网络的所述输出信号以传送第三输入。

20.一种用于生成输出信号的方法，包括：

在除时钟信号的第一相位以外的所述时钟信号的至少一个相位期间预充电第一电容器以存储第一电荷；以及在所述时钟信号的第一相位期间通过将第一输出节点或第二输出节点耦连到所述输出信号而将所述第一电荷放电来驱动相对于接地网络的所述输出信号，其中所述输出信号是接地参考单端信号；

在除所述时钟信号的第二相位以外的所述时钟信号的至少一个相位期间预充电第二电容器以存储第二电荷；以及在所述时钟信号的所述第二相位期间通过将所述第二电荷放电来驱动相对于所述接地网络的所述输出信号；以及在除所述时钟信号的第三相位以外的所述时钟信号的至少一个相位期间预充电第三电容器以存储第三电荷；以及在所述时钟信号的所述第三相位期间通过将所述第三电荷放电来驱动相对于所述接地网络的所述输出信号。

21.根据权利要求20所述的方法，进一步包括基于所述时钟信号的所述第一相位生成第一控制信号集，基于所述时钟信号的所述第二相位生成第二控制信号集，以及基于所述时钟信号的所述第三相位生成第三控制信号集，其中所述第一电容器基于所述第一控制信号集而被预充电，所述第二电容器基于所述第二控制信号集而被预充电，以及所述第三电容器基于所述第三控制信号集而被预充电。

22.根据权利要求20所述的方法，其中在所述时钟信号的所述第一相位期间所述输出信号的所述驱动包括将与所述第一电容器相关联的所述第一输出节点耦连到所述输出信号，以及将与所述第一电容器相关联的第一参考节点耦连到接地网络。

23.根据权利要求20所述的方法，进一步包括与所述输出信号一起传送信号集，所述信号集编码所述时钟信号的所述第一相位、所述时钟信号的所述第二相位以及所述时钟信号的所述第三相位。

说明书

用于生成输出信号的系统和方法

[0001] 权利声明

[0002] 本申请根据由DARPA所授予的第HR0011-10-9-0008号协议在美国政府支持下做出。美国政府具有本发明中的某些权利。本申请是于2013年3月15日所提交的第13/844,570号(代理人案号为NVIDP811/SC-13-0072-US1)的美国申请的部分接续申请案，其全部内容通过援引的方式并入本文。

技术领域

[0003] 本发明涉及数字信令，并且更具体地，涉及接地参考单端信令。

背景技术

[0004] 连续几代的计算系统都典型地要求较高性能，并且在许多情况下，要求经减小的大小以及经减小的总功耗。典型的计算系统包括中央处理单元、图形处理单元以及高容量存储器子系统，诸如一个或多个动态随机存取存储器(DRAM)设备。常规计算系统将一个或多个中央处理单元核心和一个或多个图形处理单元核心集成在耦连到一个或多个DRAM芯片的单个处理器系统芯片上。在某些高度集成的计算系统中，处理器系统芯片与一个或多个DRAM芯片一起封装在多芯片模块(MCM)中，其包括将处理器系统芯片耦连到DRAM芯片的互连线路(trace)。

[0005] 因为与常规单端信令相比较，常规差分信令可以实现为耗散较少电力、生成较少供电噪声以及展示较好的噪声抑制性质，所以差分信令典型地优于单端信令用于MCM内的高速信道。然而，差分信号要求每数字信号的良好匹配的互连线路以及每个所互连的芯片上的两个输入/输出垫(pad)。相反，单端信号仅要求每数字信号一个信号垫。然而，常规单端驱动器拉动(draw)数据依赖型供电电流，这导致相关联的电源网络上的符号率同步开关噪声(SSN)。SSN与信号电平成比例并且可通过减小电源电感来克服，其为典型地要求附加的输入/输出垫的相对昂贵的解决方案。常规单端信令还高度地易受电磁噪声影响，因为这类噪声相对于传入信号是不可分辨的。

[0006] 常规差分信令展示卓越的噪声特性，但在互连资源方面是昂贵的。虽然常规单端信令要求较少信号线路以及较少输入/输出垫，但是常规单端驱动器生成更多SSN并且常规单端接收器具有欠佳的噪声容限，特别是在低功率操作所需要的较低电压摆幅上。因此，常规单端和差分信令二者都具有缺点。

[0007] 因此，存在对于改进信令和/或与现有技术相关联的其他问题的需要。

发明内容

[0008] 提供了用于传送接地参考单端信号(GRS)的系统。系统包括控制电路和第一、第二以及第三GRS驱动器电路。控制电路配置为基于时钟信号的第一相位生成第一控制信号集、基于时钟信号的第二相位生成第二控制信号集以及基于时钟信号的第三相位生成第三控制信号集。第一GRS驱动器电路配置为在除时钟信号的第一相位以外的时钟信号的至少一个相位期间基于第一控制信号集来预充电第一电容器以存储第一电荷，以及通过在时钟信号的第一相位期间放电第一电荷来驱动相对于接地网络的输出信号。第二GRS驱动器电路配置为在除时钟信号的第二相位以外的时钟信号的至少一个相位期间基于第二控制信号集来预充电第二电容器以存储第二电荷，以及通过在时钟信号的第二相位期间放电第二电荷来驱动相对于接地网络的输出信号。第三GRS驱动器电路配置为在除时钟信号的第三相位以外的时钟信号的至少一个相位期间基于第三控制信号集来预充电第三电容器以存储第三电荷，以及通过在时钟信号的第三相位期间放电第三电荷来驱动相对于接地网络的输出信号。

附图说明

[0009] 图1A示出根据一个实施例的接地参考单端信令(GRS)系统，其基于飞跨电容器电荷泵实现GRS传送器；

[0010] 图1B示出根据一个实施例的、预充电状态和两个不同的数据依赖型驱动状态中的数据驱动器的操作；

[0011] 图1C示出根据一个实施例的、基于双电容器式电荷泵实现GRS传送器的GRS系统；

[0012] 图1D示出根据一个实施例的、预充电状态中的数据驱动器的操作；

[0013] 图1E示出根据一个实施例的、不同的数据依赖型驱动状态中的数据驱动器的操作；

[0014] 图1F示出根据一个实施例的、基于飞跨电容器电荷泵的接地参考单端数据驱动器的操作；

[0015] 图1G示出根据一个实施例的、基于双电容器式电荷泵的接地参考单端数据驱动器的操作；

[0016] 图2A示出根据一个实施例的示例性接地参考单端接收器；

[0017] 图2B示出根据一个实施例的、配置为解多路复用传入数据的示例性接地参考单端接收器；

[0018] 图3示出根据一个实施例的、配置为实现接地参考单端信令的示例性收发器对；

[0019] 图4A示出根据一个实施例的、包括CMOS电路的接地参考单端数据驱动器；

[0020] 图4B示出根据一个实施例的、与对数据值0进行驱动相关联的预充电状态中的接地参考单端数据驱动器；

[0021] 图4C示出根据一个实施例的、与对数据值1进行驱动相关联的预充电状态中的接地参考单端数据驱动器；

[0022] 图4D示出根据一个实施例的、驱动状态中的接地参考单端数据驱动器；

[0023] 图5A示出根据一个实施例的、包括接地参考单端数据驱动器的两个实例的接地参考单端传送器；

[0024] 图5B示出根据一个实施例的、用于包括两个接地参考单端数据驱动器的接地参考单端传送器的时序；

[0025] 图5C示出根据一个实施例的、用于生成接地参考单端信号的方法的流程图；

[0026] 图6A示出根据一个实施例的、用于包括四个接地参考单端数据驱动器的多相接地参考单端传送器的时序；

[0027] 图6B示出根据一个实施例的、包括接地参考单端数据驱动器的四个实例的多相接地参考单端传送器；

[0028] 图6C示出根据一个实施例的、与时钟信号的一个相位相对应的来自图6B的GRS数据驱动器的实例；

[0029] 图6D示出根据一个实施例的四相环形振荡器电路；

[0030] 图7A和7B示出根据一个实施例的、用于生成多相接地参考单端信号的方法的流程图；

[0031] 图8A示出根据一个实施例的、包括接地参考单端数据接收器的四个实例的多相接地参考单端接收器；

[0032] 图8B和8C示出根据一个实施例的、用于接收多相接地参考单端信号的方法的流程图；

[0033] 图9A示出根据一个实施例的、用于包括三个接地参考单端数据驱动器的多相接地参考单端传送器的时序；

[0034] 图9B示出根据一个实施例的三相环形振荡器电路；以及

[0035] 图10示出在其中可实现各先前实施例的各架构和/或功能性的示例性系统。

具体实施方式

[0036] 提供了用于处理器和存储器设备之间的高速单端信令的技术。接地参考驱动器传送具有由相应逻辑状态所确定的极性的脉冲。脉冲穿过信号路径并且由接地参考放大器接收，所述接地参考放大器放大脉冲用于解释为常规逻辑信号。一组接地参考驱动器和接地参考放大器实现处理器内的高速接口以及耦连到处理器的一个或多个存储器设备内的相应接口。高速接口有利地改进处理器内的存储器带宽，这相比由常规存储器信令技术所提供的系统使能更高性能和更高密度的系统。

[0037] 本发明的实施例实现多相系统，其包括在时钟信号的不同相位之上进行操作的多个传送器电路和相应的接收器电路以在相位中的每一个期间传送数据。在多个相位之上传送数据使能以较高速率传送数据。一些多相系统可能遭受来源于不同相位之间的时序失配的固定模式的抖动。编码时钟信号的多个相位的信号可以与数据一起转发并且用来采样数据以降低固定模式的抖动的效应。

[0038] 接地参考单端信令(GRS)链路实现配置为在相关联的信号线上传送接地参考脉冲的电荷泵驱动器。在一个实现方案中，正电荷的脉冲指示逻辑1，而负电荷的脉冲指示逻辑0。电荷泵驱动器独立于所传送的数据通过迫使瞬态信号电流和接地电流被本地平衡以及通过每半个时钟周期从电源拉动恒定量的电荷来消除与单端信令共同关联的同步开关噪声(SSN)。脉冲由配置为将本地接地信号用作输入参考的共栅极放大器级接收和放大。该配置对共模噪声提供大量免疫，该共模噪声为单端信令中的传送错误的主要来源。第二放大器级将给定的所接收脉冲转译成全摆幅逻辑电压，这允许所接收脉冲被常规逻辑电路适当地解释为一个或两个逻辑状态。在一个实施例中，GRS接收器包括共栅极放大器级、第二放大器级以及配置为在交替的时钟相位期间采集所接收数据的两个存储元件，诸如触发器。

[0039] GRS收发器包括GRS数据驱动器和GRS接收器。GRS收发器通过GRS数据驱动器传送出站数据并且通过GRS接收器接收入站数据。等时(isochronous)GRS收发器还可以传送具有对于出站数据的固定相位关系的计时信息以及接收具有对于入站数据的固定相位关系的计时信息。

[0040] 图1A示出根据一个实施例的、基于飞跨电容器电荷泵实现GRS传送器110的接地参考单端信令(GRS)系统100。GRS系统100包括GRS传送器110、包括信号线105和接地网络107的传送路径、以及GRS接收器130。在一个实施例中，GRS传送器110包括两个数据驱动器112、114。输入数据信号D0和D1基于时钟信号CLK而呈现到GRS传送器110。数据驱动器112配置为采集与输入D0相关联的逻辑状态以及当CLK为低时以与输入D0的逻辑状态相应的脉冲将输出信号Vout 116驱动到信号线105上。类似地，数据驱动器114配置为采集与输入D1相关联的逻辑状态以及当CLK为高时以与D1的逻辑状态相应的脉冲将输出信号Vout 116驱动到信号线105上。沿信号线105形成与来自输入D0和D1的输入数据序列相应的脉冲序列。脉冲序列以接地作为参考，其具有可以比常规逻辑电压摆幅更低的电压摆幅。GRS接收器130配置为放大来自信号线105的传入的脉冲序列并且将脉冲转译到常规逻辑电压摆幅，因此脉冲可以适当地解释为放大器输出信号132上的逻辑信号。例如，沿信号线105的脉冲序列可具有加或减一百毫伏的标称振幅，而如果耦连到放大器输出信号132的逻辑操作在一千二百毫伏正供电轨上，那么放大器输出信号132就地而言可具有相应的一千二百毫伏到零伏的电压摆幅。

[0041] 在一个实施例中，GRS传送器110制造在传送器芯片上，并且GRS接收器130制造在与传送器芯片相异的接收器芯片上。垫120包括配置为将输出信号Vout 116从传送器芯片耦连到信号线105的结合垫，信号线105制造为多芯片模块(MCM)封装190内的阻抗控制的线路。垫122包括配置为将传送器芯片内的本地接地信号耦连到制造在MCM封装190内的接地网络107的结合垫。类似地，垫124包括配置为将信号线105耦连到用于接收器芯片内的GRS接收器130的输入信号的结合垫，并且垫126包括配置为将接地网络107耦连到接收器芯片内的本地接地的结合垫。终端电阻RTx耦连在输出信号Vout 116与传送器芯片内的本地接地之间以吸收传入信号，诸如反射或感应噪声信号。终端电阻RRx跨到GRS接收器130的输入耦连以类似地吸收接收器芯片处的传入信号。

[0042] 数据驱动器112包括电容器C0以及开关S01到S06。开关S01使电容器C0的第一节点能够耦连到正供电轨，而开关S02使电容器C0的第二节点能够耦连到本地接地网。开关S01和S02在当CLK等于逻辑“1”值时所定义的用于数据驱动器112的预充电状态期间是活动的(闭合的)。开关S03使电容器C0的第一节点能够耦连到GND，而开关S06使电容器C0的第二节点能够耦连到GND。开关S04使电容器C0的第一节点能够耦连到Vout 116，而开关S05使电容器C0的第二节点能够耦连到Vout 116。当CLK等于逻辑“0”值时，开关S04和S06当数据驱动器112将逻辑“1”值驱动到Vout 116时是活动的，或者S03和S05当数据驱动器112将逻辑“0”值驱动到Vout 116时是活动的。数据驱动器114包括大致同样的电路拓扑，以对CLK的反相的感测，使得数据驱动器114当CLK等于逻辑“0”值时处于预充电状态以及当CLK等于逻辑“1”值时驱动Vout 116。

[0043] 在一个实施例中，开关S01到S06以及开关S11到S16使用单片互补金属氧化物半导体(CMOS)器件制造，诸如增强型n沟道和p沟道场效应晶体管。可以实现任何技术上可行的逻辑电路拓扑来将开关S01-S06以及开关S11-S16驱动到各自地活动或不活动状态中而不脱离本发明的实施例的范围和精神。

[0044] 图1B示出根据一个实施例的、预充电状态和两个不同的数据依赖型驱动状态中的数据驱动器112的操作。如所示，当CLK等于逻辑“1”值时，数据驱动器112处于预充电状态中，借以开关S01和S02是活动的并且电容器C0充电到与正供电轨诸如“VDD”供电轨接近相应的电压。所有开关S03-S06在预充电状态期间是不活动的(打开的)。当CLK等于逻辑“0”值时，开关S03-S06中的两个配置为将电容器C0耦连到Vout 116以传送具有与用于D0的逻辑值相应的极性的脉冲。为了驱动逻辑“0”值，驱动开关S03和S05活动，从而将相对于接地的负电荷耦连到Vout 116上。为了驱动逻辑“1”值，驱动开关S04和S06活动，从而将相对于接地的正电荷耦连到Vout 116上。

[0045] 图1C示出根据一个实施例的、基于双电容器式电荷泵实现GRS传送器150的GRS系统102。GRS系统102包括GRS传送器150、包括信号线105和接地网络107的传送路径、以及GRS接收器130。在一个实施例中，GRS传送器150包括两个数据驱动器152和154。除数据驱动器152和154的内部拓扑和操作之外，GRS系统102的操作与以上在图1A和1B中所描述的GRS系统100的操作是大致同样的。

[0046] 数据驱动器152包括电容器C0A和C0B，以及开关S0A到开关S0H。开关S0A使电容器C0A的第一节点能够耦连到正供电轨，而开关S0C使第一节点能够耦连到本地接地网。开关S0B使电容器C0A的第二节点能够耦连到Vout 116，而开关S0D使第二节点能够耦连到本地接地网。类似地，开关S0E使电容器C0B的第一节点能够耦连到正供电轨，而开关S0G使第一节点能够耦连到本地接地网。开关S0F使电容器C0B的第二节点能够耦连到Vout 116，而开关S0H使第二节点能够耦连到本地接地网。

[0047] 用于数据驱动器152的预充电状态当CLK等于逻辑“1”值时被定义。在预充电状态期间，驱动开关S0A、S0D、S0G以及S0H活动，预充电电容器C0A到与相对于本地接地网的正供电轨相应的电压，并且预充电电容器C0B到接近没有电荷。当CLK等于逻辑“0”值时，或者电容器C0A耦连到Vout 116以生成负脉冲或者电容器C0B耦连到Vout 116以生成正脉冲，如下文结合图1E所描述的。数据驱动器154包括大致同样的电路拓扑，以对CLK的反相的感测，使得数据驱动器154当CLK等于逻辑“0”值时处于预充电状态并且当CLK等于逻辑“1”值时驱动Vout 116。

[0048] 在一个实施例中，开关S0A到S0H以及开关S1A到S1H使用单片CMOS器件诸如增强型n沟道和p沟道FET来制造。可以实现任何技术上可行的逻辑电路拓扑来将开关S0A-S0H以及开关S1A-S1H驱动到各自地活动或不活动状态中而不脱离本发明的实施例的范围和精神。

[0049] 图1D示出根据一个实施例的、预充电状态中的数据驱动器152的操作。如所示，当CLK等于逻辑“1”值时，开关S0A是活动的，这将电容器C0A的第一节点耦连到正供电轨，并且开关S0D是活动的，这将电容器C0A的第二节点耦连到本地接地网。同时，开关S0G是活动的，这将电容器C0B的第一节点耦连到接地，并且开关S0H是活动的，这将电容器C0B的第二节点耦连到接地。到该预充电状态结束时，电容器C0B被大致放电。

[0050] 图1E示出根据一个实施例的、不同的数据依赖型驱动状态中的数据驱动器152的操作。如所示，当CLK等于逻辑“0”值并且D0等于逻辑“0”值时，开关S0C和S0B配置为将电容器C0A耦连到Vout 116以传送具有负极性的脉冲。可替代地，当CLK等于逻辑“0”值并且D0等于逻辑“1”值时，开关S0E和S0F配置为将电容器C0B耦连到Vout 116以传送具有正极性的脉冲。在这里，正供电轨假定为具有足够的高频电容性而耦连到本地接地网以结合以正脉冲驱动Vout 116来迫使瞬态返回电流通过本地接地网。

[0051] 现在将关于各可选架构和特征来阐述更多示例性的信息，根据设计者或用户的期望可以采用或可以不采用所述架构和特征来实现前述的框架。应该强烈注意的是，下面的信息出于示例性的目的而阐述并且其不应该被认为是以任何方式进行限制。下面特征中的任何一个可以可选地合并，排除或不排除所述的其他特征。

[0052] 图1F示出根据一个实施例的、基于飞跨电容器电荷泵的接地参考单端数据驱动器162的操作。数据驱动器162的一个或多个实例可配置为操作为GRS传送器内的数据驱动器。
例如，数据驱动器162的实例可配置为代替图1A的GRS传送器110内的数据驱动器112进行操作。类似地，数据驱动器162的实例可配置为代替数据驱动器114进行操作。

[0053] 数据驱动器162包括电容器C2和开关S20、S21、S22、S23以及S24，其配置为在预充电相位期间预充电电容器C2，以及在数据输出相位期间将电容器C2放电到Vout 116中。在一个实施例中，数据驱动器162的第一实例配置为当时钟信号处于逻辑“0”状态中时在预充电相位中进行操作，以及当时钟信号处于逻辑“1”状态中时在数据输出相位中进行操作。数据驱动器162的第二实例配置为当时钟信号处于逻辑“1”状态中时在预充电相位中进行操作，以及当时钟信号处于逻辑“0”状态中时在数据输出相位中进行操作。

[0054] 当数据驱动器162的每个实例处于预充电相位中时，如果D0处于逻辑“1”状态中，那么开关S22和S21是活动的，而开关S20、S23以及S24是不活动的。当在预充电相位中时，如果D0处于逻辑“0”状态中，那么开关S20和S23是活动的，而开关S21、S22和S24是不活动的。在数据输出相位期间，开关S21和S24是活动的，而开关S20、S22和S23是不活动的。总而言之，飞跨电容器C2在预充电相位期间以或者正极性电荷或者负极性电荷进行预充电。电荷然后在数据输出相位期间通过接地和Vout 116进行放电。

[0055] 图1G示出根据一个实施例的、基于双电容器式电荷泵的接地参考单端数据驱动器172的操作。数据驱动器172的一个或多个实例可配置为操作为GRS传送器内的数据驱动器。
例如，数据驱动器172的实例可配置为代替图1A的GRS传送器110内的数据驱动器112进行操作。类似地，数据驱动器162的实例可配置为代替驱动器114进行操作。

[0056] 数据驱动器172包括电容器C3、C4和开关S30、S31、S32、S33、S40、S41以及S42，其配置为在预充电相位期间预充电电容器C3和C4，并且在数据输出相位期间将电容器C3、C4中的一个放电到Vout 116中。在一个实施例中，数据驱动器172的第一实例配置为当时钟信号处于逻辑“0”状态中时在预充电相位中进行操作，以及当时钟信号处于逻辑“1”状态中时在数据输出相位中进行操作。数据驱动器172的第二实例配置为当时钟信号处于逻辑“1”状态时在预充电相位中进行操作，以及当时钟信号处于逻辑“0”状态中时在数据输出相位中进行操作。

[0057] 当数据驱动器172的每个实例处于预充电相位中时，开关S30、S33、S40以及S41是活动的，并且开关S31、S32以及S42是不活动的。在数据输出相位期间，如果D0处于逻辑“0”状态中，那么开关S31和S32是活动的，这允许电容器C3将负极性电荷放电到Vout 116中。同时，开关S30、S33以及S40-S42是不活动的。在数据输出相位期间，如果D0处于逻辑“1”状态中，那么开关S41和S42是活动的，这允许电容器C4将正极性电荷放电到Vout 116。同时，开关S40和S30-S33是不活动的。

[0058] 图2A示出根据一个实施例的示例性GRS接收器130。如所示，GRS接收器130接收输入信号Vin 264以及GRef 266，并且生成放大器输出信号132。在一个实施例中，Vin 264处的到达脉冲具有就GRef 266而言的正电压，表示逻辑“1”，以及Vin 264处的到达脉冲具有就GRef 266而言的负电压，表示逻辑“0”。GRS接收器130放大输入信号Vin 264与GRef 266之间的差分电压来生成相应的差异信号262。在一个实施例中，GRS接收器130设计为以用于反相器inv3的开关阈值为中心来偏置(bias)差异信号262，其放大差异信号262以根据常规逻辑电压电平生成放大器输出信号132。

[0059] 在一个实施例中，GRS接收器130包括电阻器R1到R4、反相器inv1到inv3、电容器C5以及场效应晶体管n1和n2。电阻器R2和R4可以使用任何技术上可行的技术而实现为可变电阻器。可变电阻器的一个示例性实现方案提供电阻值的数字控制并且包括以并行配置连接的一组n沟道FET。每个n沟道FET由与用来建立电阻值的控制字不同的数字控制信号来控制。如果控制字定义为二进制数，那么如果n沟道FET被恰当地调整大小则用于该组n沟道FET的相应电阻值可以是单调的。在实际的实现方案中，电阻器R2和R4被调谐以由GRS接收器130平衡注入Vin 264和GRef 266中的传入脉冲和电流的端接(termination)。从二进制代码字到电阻值的单调映射简化为达到平衡端接所需的任何数字修调。任何技术上可行的技术可以实现为调节电阻器R2和R4以达到平衡端接。

[0060] 电阻器R1和R3还可以使用任何技术上可行的技术实现。例如，电阻器R1和R3可以实现为被恰当偏置的p沟道FET。当电容器C5起到使由反相器inv1和inv2所形成的回路稳定的作用时，反相器inv1和inv2结合电阻器R1和FET n1提供增益。

[0061] 图2B示出根据一个实施例的、配置为解多路复用传入数据的示例性GRS接收器单元270。GRS接收器单元270包括GRS接收器130，以及存储元件，其配置为在交替时钟相位上采集和存储放大器输出信号132的逻辑状态以对参考输入信号GRef 266的表示为输入信号Vin 264上的到达脉冲的输入数据进行解多路复用。每个输出信号D0 284和D1 282以到达数据脉冲的频率的一半来呈现所采集的输入数据。

[0062] 在一个实施例中，存储元件包括正沿触发的触发器274和负沿触发的触发器272。如所示，正沿触发的触发器274配置为在时钟信号CLK 268的上升沿期间采集D0，而负沿触发的触发器272配置为在CLK 268的下降沿期间采集D1。这类配置假定CLK 268和放大器输出信号132一起跃迁并且触发器272和274要求比保持时间更多的建立时间。在可替代实施例中，D0在CLK 268的下降沿上被采集，而D1在CLK 268的上升沿上被采集。在其他可替代实施例中，存储元件包括电平敏感锁存器而不是触发器。

[0063] 图3示出根据一个实施例的、配置为实现GRS信令的示例性收发器对300。如所示，收发器对300包括收发器单元310，其通过信号线352、354、356和358耦连到收发器单元370。信号线352、354、356和358可以制造为嵌入MCM封装190内的阻抗控制的线路。收发器310配置为接收以用于信号线的数据传送速率的一半进行操作的参考时钟312。可调节相位延迟
332可在传送参考时钟312到GRS传送器322、GRS传送器324以及串行器334之前引入可调节相位延迟。

[0064] 如所示，GRS传送器322配置为通过垫342、信号线352以及垫362将顺序的“01”模式串传送到GRS接收器382。在一个实施例中，该“01”模式串以与从GRS传送器324通过垫344、信号线354以及垫364传送到GRS接收器384的数据大致相同的相位进行传送。串行器334以比参考时钟312更低的频率、但以相应更宽的并行宽度接收传送数据314。例如，如果参考时钟配置为以10GHz进行操作，并且串行器334配置为将16位字多路复用为2位用于通过GRS传送器324传送，那么16位字可以以10GHz除以8或者以1.25GHz的速率到达。在这里，传送数据时钟313可以由串行器334生成而以1.25GHz操作用于到达传送数据314的定时转移。在该示例中，参考时钟312具有100pS周期并且由GRS传送器322和324所传送的每个相异位具有50pS的单位间隔。

[0065] GRS接收器382通过信号线352接收参考时钟312的经相位延迟的版本并且生成本地参考时钟383，其可以耦连到GRS接收器384用于采集在信号线354上的到达脉冲。本地参考时钟383也可以耦连到解串器394用于采集和解多路复用来自GRS接收器384的数据。扩展上述示例，GRS接收器384可在以10GHz进行操作的本地参考时钟383的交替时钟相位上采集到达脉冲，以每100pS生成2位。解串器394配置为解多路复用包括来自GRS接收器384的2位的顺序数据以及以1.25GHz的速率生成相应的16位字。16位字呈现为接收数据374。解串器394可以生成接收器数据时钟373以反映用于接收数据374的恰当计时。接收数据374表示传送数据314的本地拷贝。在一个实施例中，解串器394配置为将到达数据沿字边界对齐。本领域技术人员将理解的是，并行数据的串行化和解串行化可能要求并行数据沿字边界的对齐并且本领域众所周知的技术可以通过收发器单元370或相关联的逻辑来实现而不脱离本发明的实施例的范围和精神。

[0066] 串行器396采集到达传送数据376并且串行化数据用于由GRS传送器386通过信号线356传送。在一个实施例中，串行器396基于本地参考时钟383生成传送数据时钟375作为用于到达传送数据376的计时参考。GRS接收器326采集从信号线356到达的数据并且解串器336将数据解多路复用成字，其呈现为接收数据316。GRS传送器388配置为通过垫368、信号线358以及垫348传送顺序的“01”模式串到GRS接收器328。在一个实施例中，该“01”模式串以与从GRS传送器386通过垫366、信号线356以及垫346传送到GRS接收器326的数据大致相同相位进行传送。GRS接收器328和可调节相位延迟338基于顺序的“01”模式串生成接收时钟318。在一个实施例中，接收数据时钟315由解串器336生成以反映用于接收数据316的恰当计时。

[0067] 确定用于可调节相位延迟332和可调节相位延迟338的适当相位延迟值可以使用任何技术上可行的技术实施。例如，可在链路训练相位期间在相位延迟值的范围之上扫描用于可调节相位延迟332和可调节相位延迟338的相位延迟值，借以针对正常链路操作确定和使用在训练期间与大致最小误比特率相应的相位延迟。

[0068] 尽管本文示出了用于在收发器单元310和收发器单元370之间传送数据的等时计时模型，但是可以实现任何技术上可行的计时模型而不脱离本发明的实施例的范围和精神。

[0069] 图4A示出根据一个实施例的、包括CMOS电路的GRS数据驱动器400。如所示，CMOS电路示出可以用来使用CMOS电路元件实现图1F的数据驱动器162的电路拓扑。特别地，开关S20和S22分别实现为p沟道FET p40以及p沟道FET p42；并且开关S21、S23以及S24分别实现为n沟道FET n41、n沟道FET n43以及n沟道FET n44。参考节点410耦连到电容器C7、p沟道FET p40以及n沟道FET n41。输出节点412耦连到电容器C7的对侧，以及耦连到p沟道FET p42、n沟道FET n43以及n沟道FET n44。

[0070] 控制信号g40耦连到p沟道FET p40的栅极节点。当控制信号g40被驱动到逻辑0电平时，p沟道FET p40接通，将节点410拉到与VDD相关联的电压电平。控制信号g41耦连到n沟道FET n41的栅极节点。当控制信号g41被驱动到逻辑1电平时，n沟道FET n41接通，将节点410拉到与GND相关联的电压电平。类似地，p沟道FET p42响应于控制信号g42，选择性地将节点412拉到VDD，而n沟道FET n43响应于控制信号g43，选择性地将节点412拉到GND。控制信号g44耦连到n沟道FET n44的栅极节点。当控制信号g44被驱动到逻辑0电平时，n沟道FET n44将节点412与节点Vout 416大致隔离。然而，当控制信号g44被驱动到逻辑1电平时，n沟道FET n44在节点412和Vout 416之间形成低阻抗路径。如下文结合图4D所描述的，该低阻抗路径促进以恰当的信号驱动Vout 416。

[0071] GRS数据驱动器400主要操作在三个不同状态中，包括用于随后驱动数据值0的第一预充电状态、用于随后驱动数据值1的第二预充电状态以及用于以与前述预充电状态相应的信号来驱动信号线诸如信号线105的驱动状态。下文图4B-4D示出了这些状态。预充电状态和驱动状态之间的跃迁由控制信号g40到g44来编排。

[0072] 图4B示出根据一个实施例的、与对数据值0进行驱动相关联的第一预充电状态中的GRS数据驱动器400。如所示，在第一预充电状态中，控制信号g40设置为0以接通p沟道FET p40，从而将节点410耦连到VDD。同时，控制信号g43设置为一(1)以接通n沟道FET n43，从而将节点412耦连到GND。另外，控制信号g42设置为1以断开p沟道FET p42，并且控制信号g41和g44设置为0以分别断开n沟道FET n41和n沟道FET n44。在该第一预充电状态中，电容器C7以节点410上的正电荷以及节点412上的负电荷进行充电，其与节点Vout 416电隔离。

[0073] 图4C示出根据一个实施例的、与对数据值1进行驱动相关联的第二预充电状态中的GRS数据驱动器400。如所示，在第二预充电状态中，控制信号g42设置为0以接通p沟道FET p42，从而将节点412耦连到VDD。同时，控制信号g41设置为1以接通n沟道FET n41，从而将节点410耦连到GND。另外，控制信号g40设置为1以断开p沟道FET p40，并且控制信号g43和g44设置为0以分别断开n沟道FET n43以及n沟道FET n44。在该第二预充电状态中，电容器C7以节点410上的负电荷和节点412上的正电荷进行充电，其与节点Vout 416电隔离。

[0074] 图4D示出根据一个实施例的驱动状态中的GRS数据驱动器400。如所示，控制信号g41设置为1，这将节点410耦连到GND，并且控制信号g44设置为1，这将节点412耦连到节点Vout 416。控制信号g40和g42设置为1以分别断开p沟道FET p40以及p沟道FET p42。此外，控制信号g43设置为0以断开n沟道FET n43。在该状态中，电容器C7放电到节点Vout 416中。如果负电荷在先前预充电状态中已积累在电容器C7中，那么C7就GND而言将负电荷放电到节点Vout 416中。否则，如果正电荷在先前预充电状态中已积累在电容器C7中，那么C7就GND而言将正电荷放电到节点Vout 416中。经过节点Vout 416的电流与相应的经过GND的接地电流大致平衡。

[0075] 电容器C7可使用任何技术上可行的技术实现而不脱离本发明的实施例的范围和精神。在一个实施例中，电容器C7根据一个实施例使用n沟道FET实现。例如，第一n沟道FET的栅极节点可以耦连到图4A的节点412以形成背靠背的金属氧化物晶体管电容器。此外，第一n沟道FET的源极节点和漏极节点可以耦连到节点410。第二n沟道FET的栅极节点可以耦连到节点410，而第二n沟道FET的源极节点和漏极节点可以耦连到节点412。与CMOS工艺内可用的其他电容器结构相比，栅极电容是相对充分利用面积的。然而，栅极电容随电荷极性而显著地变化。为了补偿依赖极性的栅极电容，两个n沟道器件对称地配置为存储相反极性的电荷。以这种方式，放电到节点Vout 416中的正脉冲相对于放电到Vout 416中的负脉冲具有大致相等的量级。

[0076] 在另一个实施例中，电容器C7可以使用相邻金属层中的线路来实现。例如，顺序的金属层中的线路可配置为在节点410和412之间提供板极电容(Cp)和边缘电容(Ce)。不同于栅极电容，嵌入常规介电材料内的金属结构之间的板极电容和边缘电容就极性而言是稳定的。然而，与使用用于等同的电容值的栅极电容所形成的电容器相比，使用金属层线路所形成的电容器可能要求更多裸片面积。虽然两个相邻层上的两个并行线路可以用来实现电容器C7，但是本领域的技术人员将理解的是，这类金属氧化物金属(MOM)电容器可以使用多于两层以及每层上的多于两个相邻线路来实现。

[0077] 图5A示出根据一个实施例的、包括GRS数据驱动器400的两个实例的GRS传送器550。如所示，GRS传送器550接收与时钟信号CLK同步的数据输入信号D0和D1。控制逻辑502接收信号D0、D1以及CLK，并且作为响应，生成驱动器控制信号510和驱动器控制信号512。在一个实施例中，驱动器控制信号510包括用于GRS数据驱动器400的实例400(0)的控制信号g40到g44，并且驱动器控制信号512包括用于GRS数据驱动器400的实例400(1)的控制信号g40到g44。

[0078] 在一个实施例中，当CLK处于逻辑1状态中时，控制逻辑502将实例400(0)配置为操作在预充电状态中。如果D0处于逻辑0状态中，那么实例400(0)进入与对数据值0进行驱动相关联的预充电状态，如图4B先前所示出的。在这里，生成驱动器控制信号510使得g40＝1、g41＝0、g42＝1、g43＝1以及g44＝0。相反，如果D0处于逻辑1状态中，那么实例400(0)进入与对数据值1进行驱动相关联的预充电状态，如图4C先前所示出的。在这里，生成驱动器控制信号510使得g40＝1、g41＝1、g42＝0、g43＝0以及g44＝0。当CLK处于逻辑0状态中时，控制逻辑502将实例400(0)配置为操作在驱动状态中，如图4D先前所示出的。在这里，生成驱动器控制信号510使得g40＝1、g41＝1、g42＝1、g43＝0以及g44＝1。

[0079] 当CLK处于逻辑0状态中时，控制逻辑502将实例400(1)配置为操作在预充电状态中。如果D1处于逻辑0状态中，那么实例400(1)进入与对数据值0进行驱动相关联的预充电状态，如图4B先前所示出的。在这里，生成驱动器控制信号512使得g40＝0、g41＝0、g42＝1、g43＝1以及g44＝0。相反，如果D1处于逻辑1状态中，那么实例400(1)进入与对数据值1进行驱动相关联的预充电状态，如图4C先前所示出的。在这里，生成驱动器控制信号512使得g40＝1、g41＝1、g42＝0、g43＝0以及g44＝0。当CLK处于逻辑1状态中时，控制逻辑502将实例400(1)配置为操作在驱动状态中，如图4D先前所示出的。在这里，生成驱动器控制信号510使得g40＝1、g41＝1、g42＝1、g43＝0以及g44＝1。

[0080] 每个实例400(0)、400(1)的Vout 416信号耦连到共同的Vout 516信号，其进一步耦连到垫520。在一个实施例中，Vout 516经由电阻器RTx耦连到垫522。垫522耦连到与图4A-4D中的GND相应的电路接地节点。

[0081] 在一个实施例中，GRS传送器550配置为替换图1A的GRS传送器110。在这里，垫520将Vout 516耦连到信号线105，并且垫522将GND耦连到接地网络107。在这类配置中，GRS接收器130接收来自GRS传送器550的数据。在某些实施例中，GRS传送器550包括图3的GRS Tx 322、GRS Tx 324、GRS Tx 386以及GRS Tx 388。

[0082] 图5B示出根据一个实施例的、用于GRS传送器550的时序。如所示，当CLK处于逻辑0状态中时，来自输入D0的数据的一个位在时间k+1期间被传送到Vout 516，并且当CLK处于逻辑1状态中时，来自输入D1的数据的一个位在时间k+2期间被传送到Vout 516。在一个实施例中，输入D0和D1同步到CLK的上升沿并且在CLK的上升沿上进行更新。在这类实施例中，响应于CLK的上升沿进入时间k，当输入D0和D1改变时，实例400(1)处于数据驱动状态中。当CLK的上升沿进入时间k时，实例400(0)进入预充电状态，从而采样D0上的数据。当CLK的下降沿退出时间k并且进入时间k+1时，实例400(0)进入数据驱动状态并且将所采集的数据从D0驱动到Vout 516上。当CLK的下降沿进入时间k+1时，实例400(1)进入预充电状态，从而采样D1上的数据。当CLK的上升沿退出时间k+1并且进入时间k+2时，实例400(1)进入数据驱动状态并且将所采集的数据从D1驱动到Vout 516上。以这种方式，包括D0和D1的数据可使用具有常规单边同步时序的常规逻辑呈现到GRS传送器550，而GRS传送器550对数据进行时间多路复用用于以双倍数据速率的传送。换句话说，在CLK的每个周期或循环中发生两次数据转移。在优选实施例中，D0当CLK为低时被锁存，以确保D0当被用来控制实例400(0)的预充电时是稳定的。类似地，D1当CLK为高时被锁存，以确保D1当被用来控制实例400(1)的预充电时是稳定的。

[0083] 在其他实施例中，包括GRS数据驱动器400的多于两个实例的GRS传送器配置为接收GRS数据驱动器400的每实例的数据位以及以相应较高的数据速率对数据进行时间多路复用。在这类实施例中，可能要求多个时钟信号提供恰当时序用于预充电以及驱动数据以对数据进行时间多路复用。

[0084] 图5C示出根据一个实施例的、用于生成接地参考单端信号的方法560的流程图。尽管结合图4A-5B描述了方法560以实现输入数据对输出数据的2比1时间多路复用比，但是本领域的普通技术人员将理解的是，实施方法560的任何系统在本发明的实施例的范围和精神内。

[0085] 方法560开始于步骤565，其中第一数据驱动器诸如GRS数据驱动器400的实例400(0)通过在第一时间k期间预充电第一电容器来采样数据的第一位。第一电容器被充电以具有与用于数据的第一位的逻辑电平相应的极性。在步骤570，第二数据驱动器诸如GRS数据驱动器400的实例400(1)通过在时间k+1期间预充电第二电容器来采样数据的第二位。第二电容器被充电以具有与用于数据的第二位的逻辑电平的极性。

[0086] 在步骤575，第一数据驱动器驱动输出信号诸如图4A-4D的Vout 416或图5A的Vout 516，以通过在时间k+1期间将第一电容器耦连到输出信号来反映数据的第一位。在这里，第一电容器耦连在接地网络和输出信号之间。在步骤565，基于用于数据的第一位的逻辑电平建立第一电容器上的电荷的极性。当耦连到输出信号时，第一电容器因此反映用于数据的第一位的逻辑电平。

[0087] 在步骤580，第二数据驱动器驱动输出信号以通过在时间k+2期间将第二电容器耦连到输出信号来反映数据的第二位。在这里，第二电容器耦连在接地网络和输出信号之间。在步骤570，基于用于数据的第二位的逻辑电平建立第二电容器上的电荷的极性。当耦连到输出信号时，第二电容器因此反映用于数据的第二位的逻辑电平。方法560在驱动输出信号以反映数据的第二位之后终止。

[0088] 在其他实施例中，可以实现大于2的时间多路复用比并且可以提供至少一个附加的相位相关的时钟以编排GRS数据驱动器400的多于三个实例的操作。

[0089] 多相接地参考信令

[0090] 对GRS数据驱动器400的更多实例中的两个的输出进行时间多路复用以增加数据速率的替代是在时钟信号的三个或更多个相位之上转移数据。具体来讲，当时钟信号的四个相位被使用时，数据可以以与配置为实施2比1多路复用的系统相比两倍的速率进行传送。例如，与用于2比1多路复用的实现方案的1/2位速率相比，当四个相位被使用时，四个传送器和相应接收器电路中的每一个以1/4位速率的进行操作。取代在时钟循环的1/2期间预充电每个传送器电路中的电容器，当四个相位被使用时，每个时钟循环的3/4(三个相位)可用于预充电每个传送器电路中的电容器。

[0091] 图6A示出根据一个实施例的、用于包括四个GRS数据驱动器的多相GRS传送器的时序600。由同相时钟信号iCLK和正交时钟信号qCLK所表示的时钟信号用来产生四个相位P0、P1、P2和P3中的每一个。与时钟信号的第一相位相应的P0信号可以生成为经反相的iCLK和经反相的qCLK的与(AND)。与时钟信号的第二相位相应的p1信号可以生成为iCLK和经反相的qCLK的与。与时钟信号的第三相位相应的P2信号可以生成为iCLK和qCLK的与。与时钟信号的第四相位相应的P3信号可以生成为qCLK和经反相的iCLK的与。

[0092] 传送器电路M0、M1、M2和M3分别与生成用于相位P0、P1、P2和P3中的每一个的输出信号的数据驱动器相应。如波形所示，M0传送器电路在信号P0被置位时的第一相位期间驱动输出。在一个实施例中，第一传送器电路M0中的第一电容器在第一相位期间被放电以驱动输出信号，并且第一电容器在除第一相位以外的至少一个相位(例如第二、第三和/或第四相位)期间被预充电。类似地，第二传送器电路M1中的第二电容器在第二相位期间被放电以驱动输出信号，并且第二电容器在除第二相位以外的至少一个相位(例如第一、第三和/或第四相位)期间被预充电。第三传送器电路M2中的第三电容器在第三相位期间被放电以驱动输出信号，并且第三电容器在除第三相位以外的至少一个相位(例如第一、第二和/或第四相位)期间被预充电。第四传送器电路M3中的第四电容器在第四相位期间被放电以驱动输出信号，并且第四电容器在除第四相位以外的至少一个相位(例如第一、第二和/或第三相位)期间被预充电。

[0093] 图6B示出根据一个实施例的、包括GRS数据驱动器400的四个实例的多相GRS传送器650。如所示，GRS传送器650接收同步到时钟信号的数据输入信号D0、D1、D2和D3。振荡器605生成编码时钟信号的一个或多个信号。例如，振荡器605可以提供同相和正交时钟信号iCLK和qCLK以及iCLK和qCLK的经反相的版本到控制逻辑602。

[0094] 控制逻辑602接收编码时钟信号的一个或多个信号以及数据输入信号D0、D1、D2和D3，并且作为响应，生成驱动器控制信号610、612、614和618。在一个实施例中，驱动器控制信号610包括用于GRS数据驱动器400的实例400(4)的控制信号g40到g44，驱动器控制信号612包括用于GRS数据驱动器400的实例400(5)的控制信号g40到g44，驱动器控制信号614包括用于GRS数据驱动器400的实例400(6)的控制信号g40到g44，并且驱动器控制信号618包括用于GRS数据驱动器400的实例400(7)的控制信号g40到g44。

[0095] 在一个实施例中，当P0在相位P1、P2以及P3中的一个或多个期间处于逻辑0状态时，控制逻辑602将实例400(4)配置为操作在预充电状态中。如果D0处于逻辑0状态中，那么实例400(4)进入与对数据值0进行驱动相关联的预充电状态，如图4B先前所示出的。在这里，生成驱动器控制信号使得g40＝0、g41＝0、g42＝1、g43＝1以及g44＝0。相反，如果D0处于逻辑1状态中，那么实例400(4)进入与对数据值1进行驱动相关联的预充电状态，如图4C先前所示出的。在这里，生成驱动器控制信号610使得g40＝1、g41＝1、g42＝0、g43＝0以及g44＝0。当P0处于逻辑1状态时，控制逻辑602将实例400(4)配置为操作在驱动状态中，如图4D先前所示出的。在这里，生成驱动器控制信号610使得g40＝1、g41＝1、g42＝1、g43＝0以及g44＝1。

[0096] 在一个实施例中，当P1在相位P0、P2和P3中的一个或多个期间处于逻辑0状态中时，控制逻辑602将实例400(5)配置为操作在预充电状态中。如果D1处于逻辑0状态中，那么实例400(5)进入与对数据值0进行驱动相关联的预充电状态，如图4B先前所示出的。在这里，生成驱动器控制信号612使得g40＝0、g41＝0、g42＝1、g43＝1以及g44＝0。相反，如果D1处于逻辑1状态中，那么实例400(5)进入与对数据值1进行驱动相关联的预充电状态，如图4C先前所示出的。在这里，生成驱动器控制信号612使得g40＝1、g41＝1、g42＝0、g43＝0以及g44＝0。当P1处于逻辑1状态中时，控制逻辑602将实例400(5)配置为操作在驱动状态中，如图4D先前所示出的。在这里，生成驱动器控制信号612使得g40＝1、g41＝1、g42＝1、g43＝
0以及g44＝1。

[0097] 在一个实施例中，当P2在相位P0、P1和P3中的一个或多个期间处于逻辑0状态中时，控制逻辑602将实例400(6)配置为操作在预充电状态中。如果D0处于逻辑0状态中，那么实例400(6)进入与对数据值0进行驱动相关联的预充电状态，如图4B先前所示出的。在这里，生成驱动器控制信号614使得g40＝0、g41＝0、g42＝1、g43＝1以及g44＝0。相反，如果D2处于逻辑1状态中，那么实例400(6)进入与对数据值1进行驱动相关联的预充电状态，如图4C先前所示出的。在这里，生成驱动器控制信号614使得g40＝1、g41＝1、g42＝0、g43＝0以及g44＝0。当P2处于逻辑1状态中时，控制逻辑602将实例400(6)配置为操作在驱动状态中，如图4D先前所示出的。在这里，生成驱动器控制信号614使得g40＝1、g41＝1、g42＝1、g43＝
0以及g44＝1。

[0098] 在一个实施例中，当P3在相位P0、P1和P2中的一个或多个期间处于逻辑0状态中时，控制逻辑602将实例400(7)配置为操作在预充电状态中。如果D3处于逻辑0状态中，那么实例400(7)进入与对数据值0进行驱动相关联的预充电状态，如图4B先前所示出的。在这里，生成驱动器控制信号618使得g40＝0、g41＝0、g42＝1、g43＝1以及g44＝0。相反，如果D3处于逻辑1状态中，那么实例400(7)进入与对数据值1进行驱动相关联的预充电状态，如图4C先前所示出的。在这里，生成驱动器控制信号618使得g40＝1、g41＝1、g42＝0、g43＝0以及g44＝0。当P3处于逻辑1状态中时，控制逻辑602将实例400(7)配置为操作在驱动状态中，如图4D先前所示出的。在这里，生成驱动器控制信号618使得g40＝1、g41＝1、g42＝1、g43＝
0以及g44＝1。

[0099] 每个实例400(4)、400(5)、400(6)、400(7)的Vout 416信号耦连到共同的Vout 616信号，其进一步耦连到垫620。在一个实施例中，Vout 616经由电阻器RTx耦连到垫622。垫622耦连到与图4A-4D中的GND相应的电路接地节点。

[0100] 在一个实施例中，GRS传送器650配置为替换图1A的GRS传送器110。在这里，垫620将Vout 616耦连到信号线105，并且垫622将GND耦连到接地网络107。在这类配置中，GRS接收器130接收来自GRS传送器650的数据。在某些实施例中，GRS传送器650包括图3的GRS Tx 322、GRS Tx 324、GRS Tx 386以及GRS Tx 388。

[0101] 在一个实施例中，每个实例400(4)、400(5)、400(6)、400(7)以图1A和1B的数据驱动器112、图1C、1D以及1E的数据驱动器152、或者图1G的数据驱动器172的实例来替换。当数据驱动器112被使用时，驱动器控制信号610、612、614和618包括用于每个实例GRS数据驱动器112的控制信号S01到S06。对于与第一相位相应的GRS数据驱动器112而言，当P0在相位P1、P2和P3中的一个或多个期间处于逻辑0状态中时，控制逻辑602将与第一相位相应的GRS数据驱动器112配置为操作在预充电状态中，如图1B先前所示出的。在这里，生成驱动器控制信号610使得S01＝1、S02＝1以及S03-S06＝0。对于与第一相位相应的GRS数据驱动器112而言，当P0处于逻辑1状态中时，控制逻辑602将与第一相位相应的GRS数据驱动器112配置为操作在驱动状态中，如图1B先前所示出的。如果D0处于逻辑0状态中，那么与第一相位相应的GRS数据驱动器112进入与对数据值0进行驱动相关联的驱动状态。在这里，生成驱动器控制信号610使得S01＝S02＝0、S03＝1、S04＝0、S05＝1以及S06＝0。相反，如果D0处于逻辑1状态中，那么与第一相位相应的GRS数据驱动器112进入与对数据值1进行驱动相关联的驱动状态。在这里，生成驱动器控制信号610使得S01＝S02＝0、S03＝0、S04＝1、S05＝0以及S06＝1。与相位P1、P2和P3相应的数据驱动器112由驱动器控制信号612、614和618以各自的方式来控制。

[0102] 当数据驱动器152使用在GRS传送器650中时，驱动器控制信号610、612、614和618包括用于每个实例GRS数据驱动器152的控制信号S0A到S0H。对于与第一相位相应的GRS数据驱动器152而言，当P0在相位P1、P2和P3中的一个或多个期间处于逻辑0状态中时，控制逻辑602将与第一相位相应的GRS数据驱动器152配置为操作在预充电状态中，如图1D先前所示出的。在这里，生成驱动器控制信号610使得S0A＝1、S0B＝0、S0C＝0、S0D＝1、S0E＝0、S0F＝0、S0G＝1以及S0H＝1。对于与第一相位相应的GRS数据驱动器152而言，当P0处于逻辑1状态中时，控制逻辑602将与第一相位相应的GRS数据驱动器152配置为操作在驱动状态中，如图1E先前所示出的。如果D0处于逻辑0状态中时，那么与第一相位相应的GRS数据驱动器152进入与对数据值0进行驱动相关联的驱动状态。在这里，生成驱动器控制信号610使得S0A＝0、S0B＝1、S0C＝1、S0D＝0以及S0E-H＝0。相反，如果D0处于逻辑1状态中，那么与第一相位相应的GRS数据驱动器152进入与对数据值1进行驱动相关联的驱动状态。在这里，生成驱动器控制信号610使得S0A-S0D＝0、S0E＝1、S0F＝1、S0G＝0以及S0H＝0。与相位P1、P2和P3相应的数据驱动器152由驱动器控制信号612、614和618以各自的方式来控制。

[0103] 当图1G示出的数据驱动器172使用在GRS传送器650中时，驱动器控制信号610、612、614和618包括用于每个实例GRS数据驱动器172的控制信号S30到S33以及S40到S42。对于与第一相位相应的GRS数据驱动器172而言，当P0在相位P1、P2和P3中的一个或多个期间处于逻辑0状态中时，控制逻辑602将与第一相位相应的GRS数据驱动器172配置为操作在预充电状态中。在这里，生成驱动器控制信号610使得S30＝1、S31＝0、S32＝0、S33＝1、S40＝
1、S41＝1以及S42＝0。对于与第一相位相应的GRS数据驱动器172而言，当P0处于逻辑1状态中时，控制逻辑602将与第一相位相应的GRS数据驱动器172配置为操作在驱动状态中。如果D0处于逻辑0状态中，那么与第一相位相应的GRS数据驱动器172进入与对数据值0进行驱动相关联的驱动状态。在这里，生成驱动器控制信号610使得S30＝0、S31＝1、S32＝1、S33＝0、S40＝0、S41＝0以及S42＝0。相反，如果D0处于逻辑1状态中，那么与第一相位相应的GRS数据驱动器172进入与对数据值1进行驱动相关联的驱动状态。在这里，生成驱动器控制信号
610使得S30＝0、S31＝0、S32＝0、S33＝0、S40＝0、S41＝1以及S42＝1。与相位P1、P2和P3相应的数据驱动器172由驱动器控制信号612、614和618以各自的方式来控制。

[0104] 图6C示出根据一个实施例的、与时钟信号的一个相位相应的来自图6B的GRS数据驱动器400的实例。如结合图4A-4D先前所解释的，电容器C7以取决于输入数据的正或负电压被预充电，并且C7在相同方向上被放电。输入数据Di(例如D0、D1、D2和D3)在相位Pi(例如P0、P1、P2和P3)期间被采集，使得数据输入在预充电状态期间保持稳定。逻辑门N0、N1、N2和N3配置为预充电电容器C7，并且逻辑门N0配置为在驱动状态中将电容器C7放电以驱动Vout 416。更特别地，当Di是逻辑1并且p沟道FET p42和n沟道FET n41二者都接通时，电容器C7在正方向上被预充电，如图4C所示出的。当Di是逻辑0并且p沟道FET p40和n沟道FET n43二者都接通时，电容器C7在负方向上被预充电，如图4B所示出的。当Pi是逻辑1时，n沟道FET n41和n沟道FET n44二者都接通以将Vout 416与接地之间的电容器C7放电，如图4D所示出的。

[0105] 图6D示出根据一个实施例的四相环形振荡器电路605。四相环形振荡器电路605可以用来生成分别编码时钟信号iCLK和qCLK以及经反相的时钟信号iCLKN和qCLKN的信号。

[0106] 可实现图6D示出的反相器的交叉耦连以排除动态电路的稳定状态以及确保电路将振荡。在一个实施例中，振荡器电路605通过调制振荡器电路605的电源而操作为锁相环(PLL)的压控振荡器(VCO)。另外，在一个实施例中，振荡器电路605可由配置为调节每个输出的占空因数校正电路所跟随，使得iCLK和qCLK二者都具有50％占空因数。在一个实施例中，振荡器电路605由调节qCLK输出的相位的相位校正电路所跟随，使得在其期间P1和P2是逻辑1的时间具有大致同样的持续时间并且在其期间P0和P3是逻辑1的时间具有大致同样的持续时间。

[0107] 编码时钟信号的两个信号iCLK和qCLK可以被转发到目的地以减小固定模式的抖动的效应。在接收器处，所转发时钟信号可以用来使用集成或点采样接收器对所接收数据信号进行采样，如结合图8A、8B和8C所进一步详细描述的。在一个实施例中，iCLK信号可通过以D3＝0、D2＝1、D1＝1和D0＝0的数据输入集来配置多相GRS传送器650而与数据一起被传送。在一个实施例中，qCLK信号可通过以D3＝0、D2＝0、D1＝1和D0＝1的数据输入集来配置多相GRS传送器650而与数据一起被传送。在一个实施例中，相位旋转器电路插入从振荡器605到多相GRS传送器650和/或两个多相GRS传送器650的时钟路径中，所述多相GRS传送器650配置为生成所转发时钟信号以使能数据与所转发时钟信号iCLK和qCLK之间的相对相位的调节。

[0108] 图7A和7B示出根据一个实施例的、用于生成多相GRS信号的方法700的流程图。尽管结合图6A-6D描述了方法700以实现N相传送器，其中N＝4，但是本领域普通技术人员将理解的是，实施方法700的任何系统均在本发明的实施例的范围和精神内。具体来讲，方法700可以扩展为针对三个相位实施多相信令，如结合图9A和9B所描述的，或者针对多于四个相位实施多相信令。

[0109] 方法700开始于步骤710，其中控制器诸如GRS传送器650的控制逻辑602生成N个控制信号集，其中每个控制信号集与时钟信号的N个相位中的一个相应。第一控制信号集610基于时钟信号的第一相位P0生成。控制器基于时钟信号的第二相位P1生成第二控制信号集612。控制器基于时钟信号的第三相位P2生成第三控制信号集614。控制器基于时钟信号的第四相位P3生成第四控制信号集618。

[0110] 在一个实施例中，第一控制信号集610基于第一输入数据信号D0和第一时钟相位信号P0生成，第二控制信号集612基于第二输入数据信号D1和第二时钟相位信号P1，第三控制信号集614基于第三输入数据信号D2和第三时钟相位信号P2，以及第四控制信号集618基于第四输入数据信号D3和第四时钟相位信号P3。

[0111] 在步骤715，第一数据驱动器，诸如GRS传送器650内的GRS数据驱动器400的实例400(4)，在时钟信号的第一相位期间基于第一电荷驱动相对于接地网络的输出信号，其中输出信号是GRS信号。第一电荷在除时钟信号的第一相位以外的时钟信号的至少一个相位期间通过基于第一控制信号集来预充电第一数据驱动器中的第一电容器而被存储。在一个实施例中，第一电容器耦连在第一输出节点和第一参考节点之间。如图6A所示，在第一相位期间，当P0是逻辑1时，与实例400(4)相应的M0驱动输出信号。

[0112] 在步骤720，第四数据驱动器，诸如GRS传送器650内的GRS数据驱动器400的实例400(7)，在起始于第一相位的至少一个相位期间通过预充电第四电容器来对数据的第四位进行采样。如图6A所示，当P0是逻辑1时，与实例400(7)相应的M3处于预充电状态中。

[0113] 在步骤725，第二数据驱动器，诸如GRS传送器650内的GRS数据驱动器400的实例400(5)，在时钟信号的第二相位期间基于第二电荷来驱动相对于接地网络的输出信号。第二电荷在除时钟信号的第二相位以外的时钟信号的至少一个相位期间通过基于第二控制信号集来预充电第二数据驱动器中的第二电容器而被存储。如图6A所示，在第二相位期间，当P1是逻辑1时，与实例400(5)相应的M1驱动输出信号。

[0114] 在步骤730，第一数据驱动器在起始于第二相位的至少一个相位期间通过预充电第一电容器来对数据的第一位进行采样。如图6A所示，在第二相位期间，当P1是逻辑1时，与实例400(4)相应的M0处于预充电状态中。

[0115] 在步骤735，第三数据驱动器，诸如GRS传送器650内的GRS数据驱动器400的实例400(6)，在时钟信号的第三相位期间基于第三电荷来驱动相对于接地网络的输出信号。第三电荷在除时钟信号的第三相位以外的时钟信号的至少一个相位期间通过基于第三控制信号集来预充电第三数据驱动器中的第三电容器而被存储。如图6A所示，在第三相位期间，当P2是逻辑1时，与实例400(6)相应的M2驱动输出信号。

[0116] 在步骤740，第二数据驱动器在起始于第三相位的至少一个相位期间通过预充电第二电容器来对数据的第二位进行采样。如图6A所示，在第三相位期间，当P2是逻辑1时，与实例400(5)相应的M1处于预充电状态中。

[0117] 在步骤745，第四数据驱动器在时钟信号的第四相位期间基于第四电荷来驱动相对于接地网络的输出信号。第四电荷在除时钟信号的第四相位以外的时钟信号的至少一个相位期间通过基于第四控制信号集来预充电第四数据驱动器中的第四电容器而被存储。如图6A所示，在第四相位期间，当P3是逻辑1时，与实例400(7)相应的M3驱动输出信号。

[0118] 在步骤750，第三数据驱动器在起始于第四相位的至少一个相位期间通过预充电第三电容器来对数据的第三位进行采样。如图6A所示，在第四相位期间，当P3是逻辑1时，与实例400(6)相应的M2处于预充电状态中。

[0119] 图8A示出根据一个实施例的、包括GRS数据接收器800的四个实例的多相GRS接收器850。四相GRS信号833由四个GRS数据接收器800(0)-800(3)使用iCLK和qCLK而被分成数据的四个位D0、D1、D2以及D3。时钟信号可与Vout 616一起被传送并且用来采集和存储信号833的逻辑状态，其由GRS接收器130(在图2A中示出)在不同时钟相位P0、P1、P2和P3上生成以对表示为在以输入信号GRef 866作为参考的输入信号Vin864上的到达脉冲的输入数据进行解多路复用。由GRS数据接收器800所生成的每个输出信号D0、D1、D2和D3是针对四个相位中的一个所采集的输入数据。

[0120] 在一个实施例中，GRS数据接收器800包括负沿触发的触发器。如所示，负沿触发的触发器配置为在作为iCLKN和qCLKN的与的信号的下降沿期间采集信号833以生成D0，其中iCLKN是经反相的iCLK并且qCLKN是经反相的qCLK。在可替代实施例中，信号833在作为iCLKN和qCLKN的与的信号的上升沿上被采集以生成D0。在其他可替代实施例中，存储元件包括电平敏感锁存器而不是触发器。如所示，GRS数据接收器800(1)内的负沿触发的触发器配置为在是iCLK和qCLKN的与的信号的下降沿期间采集信号833以生成D1。GRS数据接收器800(2)内的负沿触发的触发器配置为在作为iCLK和qCLK的与的信号的下降沿期间采集信号833以生成D2。GRS数据接收器800(3)内的负沿触发的触发器配置为在作为iCLKN和qCLK的与的信号的下降沿期间采集信号833以生成D3。

[0121] 在一个实施例中，GRS数据接收器800是集成接收器，所述集成接收器在相位的各自一个期间集成信号833以产生在随后的相位期间被感测的经表征输出信号。感测电路然后在一个或多个剩余相位期间被预充电。例如，GRS数据接收器800(0)可配置为在第一相位P0期间集成信号833以产生第一经表征输出信号，在第二相位P1期间感测第一经表征输出信号，以及在第三和/或第四相位P3和/或P4期间预充电感测电路。

[0122] 在另一个实施例中，GRS数据接收器800是采样接收器，所述采样接收器在相位的各自一个期间的特定时间处对信号833进行采样以产生输出信号。信号833被采样的特定时间可通过在定义相位的上升和下降沿之间的内插(interpolate)来确定。采样逻辑可在当信号833未被采样时的一个或多个剩余相位期间被预充电。例如，GRS数据接收器800(0)可配置为在产生为iCLKN和qCLKN的与的信号的上升和下降沿之间进行内插来确定用于随后的第一相位的特定采样时间，所述信号的上升和下降沿定义第一相位P0。

[0123] 图8B和8C示出根据一个实施例的、用于接收多相GRS信号的方法860的流程图。尽管结合图8A描述了方法860以实现N相接收器，其中N＝4，但是本领域普通技术人员将理解的是，实施方法860的任何系统均在本发明的实施例的范围和精神内。具体来讲，方法860可以扩展为针对三个相位或针对多于四个相位来接收多相信号。

[0124] 方法860开始于步骤810，其中编码时钟信号的N个相位的所传送信号被接收。例如，如图8A所示，信号iCLK和qCLK编码同相和正交时钟信号，并且每个与不同相位P0、P1、P2和P3相应的四个分开的信号可使用iCLK和qCLK被解码。

[0125] 在步骤815，第一GRS数据接收器，诸如多相GRS接收器850内的GRS数据接收器800的实例800(0)，在于除时钟信号的第一相位以外的时钟信号的至少一个相位期间预充电第一GRS数据接收器中的感测电路之后的时钟信号的第一相位期间接收GRS输出信号833并且表征(characterize)所接收GRS输出信号833。在步骤820，在第一相位期间，与第四相位相应的经表征信号由第四GRS数据接收器内的感测电路所感测以产生第四输出D3。

[0126] 在步骤825，第二GRS数据接收器，诸如多相GRS接收器850内的GRS数据接收器800的实例800(1)，在于除时钟信号的第二相位以外的时钟信号的至少一个相位期间预充电第二GRS数据接收器中的感测电路之后的时钟信号的第二相位期间接收GRS输出信号833并且表征所接收GRS输出信号833。在步骤830，在第二相位期间，与第一相位相应的经表征信号由第一GRS数据接收器内的感测电路所感测以产生第一输出D0。

[0127] 在步骤835，第三GRS数据接收器，诸如多相GRS接收器850内的GRS数据接收器800的实例800(2)，在于除时钟信号的第三相位以外的时钟信号的至少一个相位期间预充电第三GRS数据接收器中的感测电路之后的时钟信号的第三相位期间接收GRS输出信号833并且将表征所接收GRS输出信号833。在步骤840，在第三相位期间，与第二相位相应的经表征信号由第二GRS数据接收器内的感测电路所感测以产生第二输出D1。

[0128] 在步骤845，第四GRS数据接收器，诸如多相GRS接收器850内的GRS数据接收器800的实例800(3)，在于除时钟信号的第四相位以外的时钟信号的至少一个相位期间预充电第四GRS数据接收器中的感测电路之后的时钟信号的第四相位期间接收GRS输出信号833并且将表征所接收GRS输出信号833。在步骤850，在第四相位期间，与第三相位相应的经表征信号由第三GRS数据接收器内的感测电路所感测以产生第三输出D2。

[0129] 图9A示出根据一个实施例的、用于包括三个GRS数据驱动器的多相GRS传送器的时序900。在下面描述的上下文中，信号x0、x1和x2可以每个具有50％占空因数以及相对于彼此的120度相间距离，并且可以是振荡器的直接输出。信号x0、x1和x2可以用来产生三相信号P0、P1和P2。

[0130] 与时钟信号的第一相位相应的P0信号可以生成为x0和经反相的x2的与。与时钟信号的第二相位相应的P1信号可以生成为x2和x1的与。与时钟信号的第三相位相应的P2信号可以生成为经反相的x0和经反相的x1的与。

[0131] 由于具有四个相位，所以对于每个相位Pi而言，存在用于每个相位的一个GRS数据驱动器和一个GRS数据接收器。每个GRS数据驱动器可配置为在一个相位中将电容器放电到信号线以及在其他两个相位中的至少一个期间预充电电容器。每个GRS数据接收器可配置为在一个相位期间进行集成以产生经表征信号，在另一个相位期间感测经表征信号以及在剩余相位期间预充电感测电路。在另一个实施例中，每个GRS数据接收器可配置为在一个相位期间对信号进行采样以产生经表征信号，在另一个相位期间输出经表征信号以及在剩余相位期间预充电感测电路。

[0132] 编码三相时钟信号的信号应被转发以在多相GRS数据接收器处生成恰当的相位并且减小固定模式的抖动的效应。在一个实施例中，三个信号x0、x1和x2与输出信号一起被传送到多相GRS数据接收器。在另一个实施例中，三个相位P0、P1和P2与输出信号一起被传送到多相GRS数据接收器。

[0133] 在一个实施例中，P0信号可通过以D2＝1、D1＝0和D0＝0的数据输入集来配置三相GRS传送器而与数据一起被传送。在一个实施例中，P1信号可通过以D2＝0、D1＝1和D0的数据输入集来配置三相GRS传送器而与数据一起被传送。在一个实施例中，P2信号可通过以D2＝0、D1＝0和D0＝1的数据输入集来配置三相GRS传送器而与数据一起被传送。

[0134] 在一个实施例中，仅编码三个相位时钟的一个相位的信号被传送到多相GRS数据接收器并且剩余两个相位通过将三相环形振荡器锁相或注入锁定到所转发相位而在多相GRS数据接收器处生成。然而，当仅一个相位被传送时，多相GRS数据接收器不一定能够滤除由于相位失配的时序噪声。

[0135] 图9B示出根据一个实施例的三相环形振荡器电路905。信号x0N、x1N和x2N分别是信号x0、x1和x2的经反相的版本。在一个实施例中，振荡器电路905可由配置为调节每个输出的占空因数校正电路所跟随，使得x0、x1和x2每个具有50％占空因数。在一个实施例中，振荡器电路905由调节x0、x1和/或x2的相位的相位校正电路所跟随，使得在其期间P0、P1和P2是逻辑1的时间具有大致同样的持续时间。

[0136] 图10示出在其中可实现各先前实施例的各架构和/或功能性的示例性系统1000。如所示，提供了系统1000，其包括至少一个连接到通信总线1002的中央处理器1001。通信总线1002可使用任何合适的协议来实现，诸如PCI(外围部件互连)、PCI-Express、AGP(加速图形端口)、超传输、或任何其他总线或点对点通信协议。系统1000还包括主存储器1004。控制逻辑(软件)和数据存储在可采取随机存取存储器(RAM)形式的主存储器1004中。

[0137] 系统1000还包括输入设备1012、图形处理器1006以及显示器1008，所述显示器1008即常规CRT(阴极射线管)、LCD(液晶显示器)、LED(发光二极管)、等离子显示器等等。可从输入设备1012例如键盘、鼠标、触摸板、扩音器等接收用户输入。在一个实施例中，图形处理器1006可包括多个着色器模块、光栅化模块等。前述模块中的每一个实际上可布置于单个半导体平台上以形成图形处理单元(GPU)。

[0138] 在本描述中，单个半导体平台可以指单独一个的基于半导体的集成电路或芯片。应注意的是，术语单个半导体平台还可以指具有增强的连通性的多芯片模块，其仿真片上操作，并通过利用常规中央处理单元(CPU)和总线实现方案做出实质的改进。当然，各模块还可根据用户的期望分开地或以半导体平台的各种组合来布置。

[0139] 系统1000还可包括二级存储1010。二级存储1010包括例如硬盘驱动器和/或表示软盘驱动器、磁带驱动器、压缩光盘驱动器、数字通用光盘(DVD)驱动器、记录设备、通用串行总线(USB)闪存的可移动存储驱动器。可移动存储驱动器以公知的方式从可移动存储单元读取和/或写入到可移动存储单元。计算机程序或计算机控制逻辑算法可存储在主存储器1004和/或二级存储1010中。这类计算机程序当被执行时使得系统1000能够实施各种功能。主存储器1004、存储1010和/或任何其他存储是计算机可读介质的可能的示例。

[0140] 在一个实施例中，可在以下内容的上下文中实现各先前示图的架构和/或功能性：中央处理器1001、图形处理器1006、能够具有中央处理器1001和图形处理器1006二者的能力的至少一部分的集成电路(未示出)、芯片集(即设计为作为用于实施相关功能的单元来工作和出售的集成电路组等)和/或用于此的任何其他集成电路。

[0141] 还有就是，可在以下内容的上下文中实现各先前示图的架构和/或功能性：通用计算机系统、电路板系统、专用于娱乐目的的游戏机系统、特定于应用的系统和/或任何其他所期望的系统。例如，系统1000可采取台式计算机、膝上型计算机、服务器、工作站、游戏机、嵌入式系统和/或任何其他类型的逻辑的形式。还有就是，系统1000可采取各种其他设备的形式，包括但不限于个人数字助理(PDA)设备、移动电话设备、电视机等。

[0142] 进一步地，虽然未示出，但系统1000可耦连到网络(例如电信网络、局域网(LAN)、无线网、诸如互联网的广域网(WAN)、对等网络、电缆网络等等)用于通信目的。

[0143] 在一个实施例中，总线1002内的某些信号实现为GRS信号，如以上图1A-9B所描述的。

[0144] 虽然上文已描述了各实施例，但应理解的是它们通过仅示例而非限制的方式加以呈现。因此，优选实施例的宽度和范围不应被上文所述的示例性实施例中的任何一个所限制，而应仅根据下面的权利要求和其等同物来加以限定。本发明根据由DARPA所颁发的HR0011-10-9-0008号协议以及由DOE所颁发的LLNS转包B599861在政府的支持下做出。政府对本发明具有一定权利。