本发明涉及过电压保护电路。提供通用串行总线(USB)保护电路。一种电路包括：多个第一晶体管，串联连接在焊垫和地之间。该电路还包括：多个第二晶体管，串联连接在所述焊垫和供给电压之间。该电路还包括：控制电路，对于所述多个第一晶体管中的每一个以及所述多个第二晶体管中的每一个施加相应的偏置电压。偏置电压被配置为：当焊垫的焊垫电压处于标称电压范围内时，断开所述多个第一晶体管并且断开所述多个第二晶体管；当焊垫电压增加到高于标称电压范围时，顺序地接通所述多个第一晶体管；并且当焊垫电压减小到低于标称电压范围时，顺序地接通所述多个第二晶体管。
第一电阻元件，串联连接在第一晶体管之一的漏极和地之间；
第二电阻元件，串联连接在第二晶体管之一的漏极和所述供给电压之间；以及控制电路，对于所述多个第一晶体管中的每一个以及所述多个第二晶体管中的每一个施加相应的偏置电压，其中所述偏置电压被配置为：当焊垫的焊垫电压处于标称电压范围内时，断开所述多个第一晶体管并且断开所述多个第二晶体管；当焊垫电压增加到高于标称电压范围时，顺序地接通所述多个第一晶体管；并且当焊垫电压减小到低于标称电压范围时，顺序地接通所述多个第二晶体管。
2.如权利要求1所述的电路，其中所述焊垫连接到收发器电路的差分信号线。
所述收发器电路是通用串行总线(USB)2.0电路；以及标称电压范围是0V至3.3V。
4.如权利要求3所述的电路，其中所述多个第一晶体管中的每一个和所述多个第二晶体管中的每一个具有1.8V的标称电压。
所述多个第一晶体管包括第一PFET和第二PFET；
所述多个第二晶体管包括第一NFET和第二NFET。
第三PFET，其中第三PFET的源极连接到第一PFET的栅极并且焊垫电压被施加于第三PFET的栅极；和第三NFET，其中第三NFET的源极连接到第一NFET的栅极并且焊垫电压被施加于第三NFET的栅极。
第三PFET的漏极连接到第二PFET的栅极；以及第三NFET的漏极连接到第二NFET的栅极。
施加于第二PFET的偏置电压小于施加于第一PFET的偏置电压；以及施加于第二NFET的偏置电压小于施加于第一NFET的偏置电压。
多个第一晶体管，串联连接在焊垫和地之间，所述多个第一晶体管包括第一PFET和第二PFET；
多个第二晶体管，串联连接在焊垫和供给电压之间，所述多个第二晶体管包括第一NFET和第二NFET；
第三PFET，其中第三PFET的源极连接到第一PFET的栅极并且焊垫电压被施加于第三PFET的栅极；
第三NFET，其中第三NFET的源极连接到第一NFET的栅极并且焊垫电压被施加于第三NFET的栅极；
控制电路，对于所述多个第一晶体管中的每一个以及所述多个第二晶体管中的每一个施加相应的偏置电压，其中所述偏置电压被配置为：当焊垫的焊垫电压处于标称电压范围内时，断开所述多个第一晶体管并且断开所述多个第二晶体管；当焊垫电压增加到高于标称电压范围时，顺序地接通所述多个第一晶体管；并且当焊垫电压减小到低于标称电压范围时，顺序地接通所述多个第二晶体管；
其中，第三PFET的漏极连接到第一PFET的漏极和第二PFET的源极，并且第三NFET的漏极连接到第一NFET的漏极和第二NFET的源极。
下拉电路，包括串联连接在通用串行总线(USB)电路的焊垫和地之间的第一PFET和第二PFET；
上拉电路，包括串联连接在所述焊垫和供给电压之间的第一NFET和第二NFET；
第一电阻元件，串联连接在第二PFET的漏极和地之间；
第二电阻元件，串联连接在第二NFET的漏极和所述供给电压之间；和控制电路，该控制电路：在所述焊垫上的过电压状况期间顺序地接通第一PFET和第二PFET；并且在所述焊垫上的欠电压状况期间顺序地接通第一NFET和第二NFET，其中焊垫电压具有标称最小值和标称最大值；以及第一PFET、第二PFET、第一NFET和第二NFET中的每一个具有小于焊垫电压标称最大值的标称电压。
11.如权利要求10所述的电路，其中所述控制电路把第一偏压施加于第一PFET，把第二偏压施加于第二PFET，把第三偏压施加于第一NFET，并且把第四偏压施加于第二NFET。
12.如权利要求11所述的电路，其中所述控制电路基于焊垫电压调制第一偏压和第三偏压。
当焊垫电压小于焊垫电压标称最小值时，控制电路调制第一偏压；以及当焊垫电压大于焊垫电压标称最大值时，控制电路调制第三偏压。
当焊垫电压小于焊垫电压标称最小值时，控制电路给第一PFET和第二PFET之间的第一节点加偏压；以及当焊垫电压大于焊垫电压标称最大值时，控制电路给第一NFET和第二NFET之间的第二节点加偏压。
第一PFET、第二PFET、第一NFET和第二NFET中的每一个的标称电压是1.8V。
17.如权利要求10所述的电路，还包括：第三PFET，其中第三PFET的源极连接到第一PFET的栅极并且焊垫电压被施加于第三PFET的栅极；和第三NFET，其中第三NFET的源极连接到第一NFET的栅极并且焊垫电压被施加于第三NFET的栅极。
第三PFET的漏极连接到第二PFET的栅极；以及第三NFET的漏极连接到第二NFET的栅极。
下拉电路，包括串联连接在通用串行总线(USB)电路的焊垫和地之间的第一PFET和第二PFET；
上拉电路，包括串联连接在所述焊垫和供给电压之间的第一NFET和第二NFET；
第三PFET，其中第三PFET的源极连接到第一PFET的栅极并且焊垫电压被施加于第三PFET的栅极；
第三NFET，其中第三NFET的源极连接到第一NFET的栅极并且焊垫电压被施加于第三NFET的栅极；和控制电路，该控制电路：在所述焊垫上的过电压状况期间顺序地接通第一PFET和第二PFET；并且在所述焊垫上的欠电压状况期间顺序地接通第一NFET和第二NFET，其中焊垫电压具有标称最小值和标称最大值，
第一PFET、第二PFET、第一NFET和第二NFET中的每一个具有小于焊垫电压标称最大值的标称电压，第三PFET的漏极连接到第一PFET的漏极和第二PFET的源极，并且第三NFET的漏极连接到第一NFET的漏极和第二NFET的源极。
基于处于由标称最小值和标称最大值定义的范围内的通用串行总线(USB)电路的差分信号线的焊垫电压，断开第一PFET、第二PFET、第一NFET和第二NFET，其中第一PFET、第二PFET、第一NFET和第二NFET中的每一个具有小于标称最大值的标称电压；
通过基于焊垫电压增加到高于标称最大值而顺序地接通第一PFET和第二PFET来对焊垫电压进行箝位；以及通过基于焊垫电压减小到低于标称最小值而顺序地接通第一NFET和第二NFET来对焊垫电压进行箝位，其中，第一电阻元件被串联连接在第二PFET的漏极和地之间，并且第二电阻元件被串联连接在第二NFET的漏极和供给电压之间。
过电压保护电路
技术领域
[0001] 本发明涉及集成电路，更具体地讲，涉及过电压保护电路。
背景技术
[0002] 通用串行总线(USB)3.0接口需要针对USB2的后向兼容性。另一方面，USB2.0输入/输出是利用3.3V信号发送而设计的。另一方面，USB3.0是使用分开的针脚的低压差分。由于互补金属氧化物半导体(CMOS)技术朝着更小的装置发展，3.3V器件的支持正变得更加难以实现并且对于32nm以下的所有技术增加处理步骤和成本。从片上系统的角度看，更多的集线器类型芯片功能正在移动到主线处理器或者更快的技术的节点集线器芯片上。因此，需要把USB2.0和USB3.0集成到裸芯片（die）上。
[0003] 为了逻辑性能而调整先进技术，并且通常为其它应用提供第二厚氧化物器件。随着基底技术更积极地发展，厚氧化物倾向于具有更低电压支持。例如，许多32nm厚氧化物器件是标称1.8V器件。然而，这种1.8V器件通常不适合与在USB2.0中使用的3.3V电路一起使用。
发明内容
[0004] 在本发明的第一方面，有一种电路，该电路包括：多个第一晶体管，串联连接在焊垫和地之间。该电路还包括：多个第二晶体管，串联连接在所述焊垫和供给电压之间。该电路还包括：控制电路，对于所述多个第一晶体管中的每一个以及所述多个第二晶体管中的每一个施加相应的偏置电压。偏置电压被配置为：当焊垫的焊垫电压处于标称电压范围内时，断开所述多个第一晶体管并且断开所述多个第二晶体管；当焊垫电压增加到高于标称电压范围时，顺序地接通所述多个第一晶体管；并且当焊垫电压减小到低于标称电压范围时，顺序地接通所述多个第二晶体管。
[0005] 在本发明的另一方面，存在一种电路，该电路包括：下拉电路，包括串联连接在通用串行总线(USB)电路的焊垫和地之间的第一PFET和第二PFET。该电路还包括：上拉电路，包括串联连接在所述焊垫和供给电压之间的第一NFET和第二NFET。该电路还包括：控制电路，该控制电路：在焊垫上的过电压状况期间顺序地接通第一PFET和第二PFET；并且在焊垫上的欠压状况期间顺序地接通第一NFET和第二NFET。焊垫电压具有标称最小值和标称最大值，并且第一PFET、第二PFET、第一NFET和第二NFET中的每一个具有小于焊垫电压标称最大值的标称电压。
[0006] 在本发明的另一方面，存在一种保护电路的方法，该方法包括：基于处于由标称最小值和标称最大值定义的范围内的通用串行总线(USB)电路的差分信号线的焊垫电压，断开第一PFET、第二PFET、第一NFET和第二NFET，其中第一PFET、第二PFET、第一NFET和第二NFET中的每一个具有小于标称最大值的标称电压。该方法还包括：通过基于焊垫电压增加到高于标称最大值而顺序地接通第一PFET和第二PFET来对焊垫电压进行箝位。该方法还包括：通过基于焊垫电压减小到低于标称最小值而顺序地接通第一NFET和第二NFET来对焊垫电压进行箝位。
[0007] 在本发明的另一方面，提供一种有形地实现在机器可读存储介质中以用于设计、制造或测试集成电路的设计结构。该设计结构包括本发明的结构。在另外的实施例中，在机器可读数据存储介质上编码的硬件描述语言(HDL)设计结构包括元件，所述元件当在计算机辅助设计系统中处理时产生用于在包括本发明的结构的时钟分配网络中重复利用能量的电路的机器可执行表示。在另外的实施例中，提供一种用于产生保护电路的功能设计模型的计算机辅助设计系统中的方法。该方法包括产生保护电路的构成元件的功能表示。
附图说明
[0008] 通过本发明的示例性实施例的非限制性例子，参照标注的多个附图在下面的详细描述中描述本发明。
[0009] 图1显示具有根据本发明的各方面的电路的USB收发器模块；
[0010] 图2显示施加于根据本发明的各方面的电路的过电压和欠电压测试波形；
[0011] 图3-5显示根据本发明的各方面的电路的示图；
[0012] 图6显示根据本发明的各方面的电路的操作的仿真数据；以及
[0013] 图7是在半导体设计、制造和/或测试中使用的设计过程的流程图。
具体实施方式
[0014] 本发明涉及集成电路，更具体地讲，涉及过电压保护电路。根据本发明的各方面，存在一种用于具有标称电压的USB收发器的过电压保护电路，利用具有小于USB标称电压的上限的标称电压的场效应晶体管(FET)构造该过电压保护电路。在实施例中，USB收发器具有3.3V的标称电压范围，并且过电压保护电路包括堆叠的1.8V晶体管。在实现方式中，保护电路包括作为上拉电路串联连接在焊垫和轨电压之间的多个1.8V NFET和作为下拉电路串联连接在焊垫和地之间的多个1.8V PFET。
[0015] 根据本发明的各方面，在过电压情况下，焊垫和地之间的总电压基本均等地分配在所述多个PFET之间，使得每一个PFET具有基本相同的漏极至源极电压(VDS)。在欠电压情况下，焊垫和轨之间的总电压基本均等地分配在所述多个NFET之间，使得每一个PFET具有基本相同的漏极至源极电压(VDS)。偏置电压被施加于每个NFET和PFET的栅极以在过电压或欠电压事件期间控制每个晶体管何时接通和断开。NFET和PFET的数量和偏置电压被配置为防止每个晶体管的漏极至源极电压超过该晶体管的额定电压。以这种方式，本发明的实现方式使用1.8V器件为可能经历高达+4.6V的输入信号过冲(例如，过电压状况)和低至-1.0V的下冲(例如，欠电压状况)的3.3VUSB2.0收发器提供保护电路。
[0016] 图1显示包括根据本发明的各方面的保护电路15的USB收发器电路10。收发器电路10是包括传统的驱动器20和接收器25并且具有0V和3.3V之间的标称信号电压的USB2.0电路。在实施例中，保护电路15连接到差分信号线(例如，Data+线和Data-线)，并且形成在收发器电路的内部(例如，形成在同一集成电路芯片中)。在实施例中，保护电路15可包括启用/禁用针脚30，使得能够控制保护电路15以仅在接收器模式下而不在驱动器模式下操作。
[0017] 图2显示包括连接到压力评估电路35的保护电路15的收发器电路10。在实施例中，Data+或Data-(dp/dn)针脚连接到电阻元件40和电压源45，电压源45产生具有-1.0V最小值和+4.6V最大值的波形47。电阻元件40可以为大约39欧姆，但本发明不限于这种实现方式。压力评估电路35代表符合USB2.0规范的最大输入波形。本发明的实现方式在保护电路15中使用1.8V晶体管以满足由压力评估电路35代表的压力标准，例如具有预定义的跳变时间(例如，4-20ns)的输入波形中的-1.0V下冲和+4.6V过冲。
[0018] 图3显示根据本发明的各方面的保护电路15的方框图。在实施例中，电路15包括节点50，节点50对应于在电阻元件40和电压源45的下游连接到USB收发器电路(例如，电路10)的Data+和Data-线(例如，dp/dn针脚)之一的焊垫(PAD)。该焊垫具有基于来自电压源45的输入电压(Vin)的焊垫电压(Vpad)。电路15的下拉箝位部分55包括串联连接在节点50和地65之间的多个p型FET(PFET)器件60a-n。上拉箝位部分70包括串联连接在节点50和供压轨
80(例如，VDD)之间的多个n型FET(NFET)器件75a-n。
[0019] 在实施例中，VDD是3.3V并且所有器件60a-n和75a-n是1.8V MOSFET器件(例如，具有1.8V的标称电压的FET)。在实施例中，每个部分55和70中的晶体管的数量等于二(n=2)；然而，本发明不限于这个数量，并且根据诸如VDD和每个晶体管的设计电压的参数可以使用任何合适的数量(n)。例如，每个堆（stack）中的晶体管的数量可以是三个或更多(n>2)，这允许对于相同的3.3VVDD使用更低电压晶体管(例如，1.5V)。
[0020] 仍然参照图3，保护电路15包括控制部分85(例如，控制电路)。在实施例中，控制部分85包括向每个PFET60a-n的栅极提供相应偏置电压90a-n并且向每个NFET75a-n的栅极提供相应偏置电压95a-n的电路。根据本发明的各方面，偏置电压90a-n和95a-n被配置为在由电压源45提供的电压上升高于3.3V至4.6V时(例如，在过电压状况期间)断开NFET75a-n并且顺序地接通PFET60a-n。此外，偏置电压90a-n和95a-n被配置为在由电压源45提供的电压下降低于0.0V至-1.0V时(例如，在欠电压状况期间)断开PFET60a-n并且顺序地接通NFET75a-n。
[0021] 在实施例中，构造并且安排PFET60a-n的偏置电压90a-n和阈值电压，以使得从Vpad到地的总电压在过冲状况期间(例如，当Vin=4.6V时)基本上均等地分配在PFET60a-n之间，并且还使得每个PFET60a-n的漏极至源极电压(VDS)在过冲状况期间不超过1.8V。类似地，构造并且安排NFET75a-n的偏置电压95a-n和阈值电压，以使得从Vpad到VDD的总电压在下冲状况期间(例如，当Vin=-1.0V时)基本上均等地分配在NFET75a-n之间，并且还使得每个NFET75a-n的漏极至源极电压(VDS)在下冲状况期间不超过1.8V。以这种方式，本发明的实现方式使用1.8V晶体管为3.3V USB收发器电路提供过电压和欠电压保护。
[0022] 图4显示根据本发明的各方面的保护电路15’的示例性实现方式。在实施例中，在每个箝位部分55和70中存在两个晶体管(n=2)，以使得1.8V PFET P1和P2串联连接在节点50和地65之间并且1.8V NFET N1和N2串联连接在节点50和轨电压80(VDD)之间。控制部分
85将偏置电压VGP1施加于P1的栅极，将偏置电压VGP2施加于P2的栅极，将偏置电压VGN1施加于N1的栅极，并且将偏置电压VGN2施加于N2的栅极。
[0023] 在实施例中，NFET N3的源极连接到N1的栅极，并且N3的漏极连接到N2的栅极。焊垫电压Vpad被施加于N3的栅极。N1的栅极还经电阻器R1连接到分压器，该分压器包括串联连接在VDD和地之间的电阻器R3和栅极漏极相连接的NFET N4。类似地，PFET P3的源极连接到P1的栅极，并且P3的漏极连接到P2的栅极。焊垫电压Vpad被施加于P3的栅极。P1的栅极还经电阻器R2连接到分压器，该分压器包括串联连接在VDD和地之间的电阻器R5和栅极漏极相连接的PFET P4。
[0024] 根据本发明的各方面，调整R3、N4和R1的大小以使VGN1为大约1.8V。类似地，调整R5、P4和R2的大小以使VGP1为大约1.8V。VGN2和VGP2是分别稍微小于VGN1和VGP1的稳态DC电压。例如，可使用分压器或其它合适电路从VDD获得VGN2和VGP2，并且当VGN1和VGP1是1.8V时，VGN2和VGP2可具有处于大约1.5V至1.7V的范围中的值。然而，本发明不限于这些特定电压，并且可在本发明的范围内使用任何合适的偏置电压VGN1、VGN2、VGP1和VGP2。
[0025] 仍然参照图4，配置P1和VGP1，以使得当Vin在0.0V和3.3V之间时，P1断开。类似地，配置N1和VGN1，以使得当Vin在0.0V和3.3V之间时，N1断开。以这种方式，当Vin处于正常的0.0V至3.3V工作范围中时，下拉部分55和上拉部分70都断开。
[0026] 在过电压状况期间的操作中，Vin上升高于3.3V并且朝着4.6V上升，这使Vpad增加为高于正常操作的上阈值(例如，高于VDD)。N1在这种状况下保持断开，因为它的源极电压(Vpad)超过它的栅极电压VGN1(例如，大约1.8V)，并且这使上拉部分70保持断开。另一方面，当Vpad由于Vin上升超过3.3V而充分地超过VGP1时，P1接通。在实施例中，P2不与P1同时接通。而是将P2的阈值电压和VGP2的大小配置为使得P2在P1已开始导电之后的一定时间内保持断开。然而，当Vpad继续上升(例如，由于Vin继续朝着4.6V上升)时，在P1和P2之间的节点100(例如，在P2的源极)的电压最终上升高于VGP2(例如在P2的栅极)，并且这使P2开始导电，这完成了节点50和地65之间的导电路径，该导电路径把Vpad下拉到容许界限内(例如，箝位Vpad)。
[0027] 相反，在欠电压状况期间，Vin下降低于0.0V并且朝着-1.0V下降，这使Vpad减小而低于正常操作的下阈值(例如，低于地)。P1在这种状况下断开，因为它的源极电压(Vpad)小于它的栅极电压VGP1(例如，大约1.8V)，并且这使下拉部分55保持断开。另一方面，当Vpad充分地下降低于VGN1时，N1接通。类似于P1和P2的顺序接通，N2的阈值电压和VGN2的大小被配置为使得N2在N1已开始导电之后的一定时间内保持断开。然而，当Vpad继续下降(例如，由于Vin继续朝着-1.0V下降)时，在N1和N2之间的节点105(例如，在N2的源极)的电压最终下降低于VGN2(例如，在N2的栅极)，并且这使N2开始导电，这完成了节点50和VDD之间的导电路径，该导电路径把Vpad上拉到容许界限内(例如，箝位Vpad)。
[0028] 在实施例中，配置P1和P2的阈值电压以及VGP1和VGP2的大小，以使得P1和P2中的每一个的栅极至源极电压(VGS)和漏极至源极电压(VDS)在过电压状况期间不超过1.8V。例如，当P1和P2都接通时，跨P1和P2中的每一个的电压基本等于(Vpad-地)/(n)，其中在这个例子中，n=2。以这种方式，当Vin上升到最大值4.6V时，3.6V的对应Vpad基本均匀地分配在P1和P2之间，使得P1和P2中的每一个具有大约1.8V的VDS。还配置N1和N2的阈值电压以及VGN1和VGN2的大小，以使得N1和N2中的每一个的栅极至源极电压(VGS)和漏极至源极电压(VDS)在欠电压状况期间不超过1.8V。以这种方式，可在3.3V USB2.0收发器电路的箝位电路(例如，保护电路)中使用1.8V器件，即，保护器件具有小于收发器电路的标称最大电压(3.3V)的标称电压(1.8V)。
[0029] 仍然参照图4，电路15’可包括位于N2和VDD之间的电阻元件R4以及位于P2和地之间的电阻元件R6。在实施例中，选择由R4提供的电阻的大小以把节点105的点设置为N1和N2的阻抗划分器。类似地，选择由R6提供的电阻的大小以把节点100的点设置为P1和P2的阻抗划分器。当P1和P2断开时，节点100自偏置，并且当N1和N2断开时，节点105自偏置。
[0030] 另外，根据下面的式子，设置电阻元件R2和R1以下降大约100至200mV，其中IDS是漏极至源极电流并且VDS是漏极至源极电压：
[0031] 100-200mV=IDSP3*R2，当VDSP3<0.5V时(1)
[0032] 100-200mV=IDSN3*R1，当VDSN3<0.5V时(2)
[0033] 可选择电阻元件R3和R5的大小以设置VGP1和VGN1的电平。例如，当P3断开时，由IDSP4*R5设置VGP1，并且当N3断开时，由(VDD-IDSN4)*R3设置VGN1。
[0034] 继续参照图4，N3提供VGN1的调制并且P3提供VGP1的调制。在实施例中，VGP1为大约1.8V，VGP2小于VGP1，并且当P3接通时，P3提供VGP1的大约100-200mV调制。这个调制把VGP1拉至更接近VGP2(例如，当P3接通时，更低的VGP1)，这影响P1的栅极电压，该栅极电压能够被用于设置当Vpad变高时P1开始导电的点。类似地，当VGN1为大约1.8V并且VGN2小于VGN1时，当N3接通时，N3提供VGN1的大约100-200mV调制。这个调制把VGN1拉至更接近VGN2，这影响N1的栅极电压，该栅极电压能够被用于设置当Vpad变低时N1开始导电的点。
[0035] 图5显示根据本发明的各方面的保护电路15”的另一示例性实现方式。图5的保护电路15”包含与图4的电路15’相同的元件，并且相同的标号指示相同的元件。在电路15”中，N3的漏极连接到N1和N2之间的节点105(替代于像电路15’中一样连接到N2的栅极)。此外，在电路15”中，P3的漏极连接到P1和P2之间的节点100(替代于像电路15’中一样连接到P2的栅极)。以这种方式，当P3接通时，P3为节点105提供固定偏压。特别地，当P3接通时(例如，当Vpad变低并且P1断开时)，节点100的电压被拉至VGP1，并且在节点100的这种高于地的上升，通过在P1在Vpad随后摆高时看到大约3.6V的源极电压之前使P1的漏极电压偏置到大约1.8V，为P1提供电压保护。类似地，当N3接通时，N3为节点105提供固定偏压。特别地，当N3接通时(例如，当Vpad变高并且N1断开时)，节点105的电压被拉至VGN1，并且在节点105的从VDD的这种下降，通过在N1在Vpad随后摆低时看到大约-1.0V的源极电压之前使N1的漏极电压偏置，为N1提供电压保护。
[0036] 图6显示在电路15’中线605的电压Vin和线610的dp/dn的电压的图表。该图表描述根据本发明的各方面的使用两个堆叠的1.8V器件减小4.6V和-1.0V的箝位。
[0037] 图7是在半导体设计、制造和/或测试中使用的设计过程的流程图。图7显示例如在半导体IC逻辑设计、仿真、测试、布局和制造中使用的示例性设计流程900的方框图。设计流程900包括用于处理设计结构的过程、机器和/或机构或者用于产生以上描述的设计结构并且在图3-5中示出的设计结构和/或器件的在逻辑上或以其它方式在功能上等同的表示的装置。由设计流程900处理和/或产生的设计结构可在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令当在数据处理系统上执行或以其它方式处理时产生硬件部件、电路、器件或系统的在逻辑上、结构上、机械方面或另一方面在功能上等同的表示。机器包括但不限于在IC设计过程(诸如，设计、制造或仿真电路、部件、器件或系统)中使用的任何机器。例如，机器可包括：光刻机、用于产生掩模的机器和/或装备(例如，电子束直写器)、用于仿真设计结构的计算机或装备、在制造或测试过程中使用的任何设备或者用于把设计结构的在功能上等同的表示编程到任何介质中的任何机器(例如，用于对可编程门阵列进行编程的机器)。
[0038] 设计流程900可根据设计的表示的类型而不同。例如，用于建立专用IC(ASIC)的设计流程900可不同于用于设计标准部件的设计流程900或者不同于用于把设计实例化到可编程阵列(例如，由 Inc.或 Inc.提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA))中的设计流程900。
[0039] 图7示出包括优选地由设计过程910处理的输入设计结构920的多个这种设计结构。设计结构920可以是由设计过程910产生并且处理以产生硬件器件的逻辑等同的功能表示的逻辑仿真设计结构。设计结构920可还包括或者替代地包括数据和/或程序指令，所述数据和/或程序指令当由设计过程910处理时，产生硬件器件的物理结构的功能表示。无论是否表示功能和/或结构设计特征，都可使用诸如由核心开发者/设计者实现的电子计算机辅助设计(ECAD)产生设计结构920。当在机器可读数据传输、门阵列或存储介质上编码时，可由设计过程910内的一个或多个硬件和/或软件模块访问并且处理设计结构920以仿真或以其它方式在功能上表示电子部件、电路、电子或逻辑模块、设备、器件或系统，诸如图3-5中所示出的。如此，设计结构920可包括文件或者其它数据结构，所述其它数据结构包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当由设计或仿真数据处理系统处理时，这些数据结构在功能上仿真或以其它方式表示电路或其它级别的硬件逻辑设计。这种数据结构可包括硬件描述语言(HDL)设计实体、或者符合低级HDL设计语言(诸如，Verilog和VHDL)和/或高级设计语言(诸如，C或C++)和/或与之兼容的其它数据结构。
[0040] 设计过程910优选地采用并且包括用于合成、转换或以其它方式处理图3-5中示出的部件、电路、器件或逻辑结构的设计/仿真功能等同物以产生可包含设计结构(诸如，设计结构920)的网表980的硬件和/或软件模块。网表980可包括例如代表描述与集成电路设计中的其它元件和电路的连接的导线、分立部件、逻辑门、控制电路、I/O器件、模型等的列表的编译的或以其它方式处理的数据结构。可根据器件的设计规范和参数使用一次或多次重新合成网表980的迭代过程来合成网表980。与这里描述的其它设计结构类型一样，网表980可被记录在机器可读数据存储介质上或者编程到可编程门阵列中。该介质可以是非易失性存储介质，诸如磁盘驱动器或光盘驱动器、可编程门阵列、紧凑式闪存或其它闪存。另外，或者替代地，该介质可以是系统或高速缓存、缓冲空间或者可经互联网或其它联网的合适手段传输并且在中间存储数据包的导电或光传导器件和材料。
[0041] 设计过程910可包括用于处理包括网表980的各种输入数据结构类型的硬件和软件模块。这种数据结构类型可位于例如库元件930内，并且包括针对给定制造技术(例如，不同技术节点，32nm、45nm、90nm等)的一组常用的元件、电路和器件，包括模型、布局和符号表示。数据结构类型还可包括设计规范940、特征数据950、验证数据960、设计规则970和测试数据文件985，测试数据文件985可包括输入测试模式、输出测试结果和其它测试信息。设计过程910还可包括例如标准机械设计过程，诸如压力分析、热分析、机械事件仿真、诸如铸造、模制成型和模压成型等的操作的过程仿真。机械设计领域的普通技术人员能够理解在不脱离本发明的范围和精神的情况下在设计过程910中使用的可能的机械设计工具和应用的范围。设计过程910还可包括用于执行标准电路设计过程(诸如，定时分析、验证、设计规则检查、放置和布线操作等)的模块。
[0042] 设计过程910采用并且包括逻辑和物理设计工具(诸如，HDL编译器和仿真模型建立工具)以处理设计结构920以及一些或全部的描述的支持数据结构和任何另外的机械设计或数据(如果适用的话)，以产生第二设计结构990。
[0043] 设计结构990以用于机械装置和结构的数据交换的数据格式存在于存储介质或可编程门阵列上(例如，以IGES、DXF、Parasolid XT、JT、DRG或用于存储或呈现这种机械设计结构的任何其它合适格式存储的信息)。类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其它计算机编码的数据或指令，其存在于传输或数据存储介质上并且在由ECAD系统处理时产生图3-5中示出的本发明的一个或多个实施例的在逻辑上或以其它方式在功能上等同的形式。在一个实施例中，设计结构990可包括在功能上仿真图3-5中示出的器件的编译的可执行HDL仿真模型。
[0044] 设计结构990还可采用用于集成电路的布局数据的交换的数据格式和/或符号数据格式(例如，以GDSII(GDS2)、GL1、OASIS、映射文件或用于存储这种设计数据结构的任何其它合适格式存储的信息)。设计结构990可包括诸如以下信息，例如符号数据、映射文件、测试数据文件、设计内容文件、制造数据、布局参数、导线、金属的级别、通孔、形状、用于通过制造线布线的数据、和制造商或其它设计者/开发者生产如上所述并且在图3-5中示出的器件或结构所需的任何其它数据。设计结构990可随后前进到阶段995，在阶段995，例如，设计结构990：下线（tape-out），发布给制造厂，发布给掩模公司，发送给另一设计公司，发送回顾客等。
[0045] 在集成电路芯片的加工中使用如上所述的方法。所获得的集成电路芯片能够由加工厂以原始晶片形式(也就是说，作为具有多个未封装的芯片的单个晶片)作为裸片分配或者以封装形式分配。在后一种情况下，芯片被安装在单芯片封装(诸如，塑料载体，具有附于母板或其它高级载体的引线)中或者被安装在多芯片封装(诸如，具有表面互连或埋入式互连或这两者的陶瓷载体)中。在任何情况下，芯片随后被与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(诸如，母板)或(b)最终产品的一部分。最终产品能够是从玩具和其它低端应用到具有显示器、键盘或其它输入器件和中央处理器的高级计算机产品的包括集成电路芯片的任何产品。
[0046] 提供本发明的各种实施例的描述用于说明的目的，而非意图穷尽的或者局限于公开的实施例。在不脱离描述的实施例的范围和精神的情况下，对于本领域普通技术人员而言，许多修改和变化将是清楚的。选择这里使用的术语，以便最好地解释实施例的原理、实际应用或相对于市场中发现的技术的技术改进，或者使本领域其他普通技术人员能够理解这里公开的实施例。
