用于测试存储器件的电路和方法

摘要

本申请涉及一种用于测试存储器件的电路和方法。存储器件具有可由多个地址线寻址并且可由多个数据线输入/输出数据的多个存储块。该电路包括：测试型态生成器，其耦接到多个地址线中的第一部分以接收测试数据，测试型态生成器用于存储测试数据，并基于测试数据生成写测试向量和读测试向量，其中写测试向量关联于读测试向量；多路选择器，其耦接到测试型态生成器，多路选择器用于可选择地将写测试向量传送到多个存储块中的一个受测存储块，以使得写测试向量能够被写入受测存储块；以及比较器，其耦接到测试型态生成器以及受测存储块，比较器用于比较读测试向量与由受测存储块生成且关联于写测试向量的读出信号，并生成指示比较结果的标识。

权利要求

1.一种用于测试存储器件的电路，所述存储器件具有多个存储块，所述多个存储块可由多个地址线寻址并且可由多个数据线输入/输出数据，其特征在于，所述电路包括：测试型态生成器，其耦接到所述多个地址线中的第一部分以接收测试数据，并且耦接到所述多个地址线中的第二部分以接收模式控制信号，所述测试型态生成器用于存储所述测试数据以及所述模式控制信号，并基于所述测试数据、所述模式控制信号以及对应于所述多个存储块中的受测存储块的地址信号生成写测试向量和读测试向量，其中所述写测试向量关联于所述读测试向量；

多路选择器，其耦接到所述测试型态生成器，所述多路选择器用于可选择地将所述写测试向量传送到所述受测存储块，以使得所述写测试向量能够被写入所述受测存储块；以及比较器，其耦接到所述测试型态生成器以及所述受测存储块，所述比较器用于比较所述读测试向量与由所述受测存储块生成且关联于所述写测试向量的读出信号，并生成指示比较结果的标识；

其中，所述测试形态生成器包括：

第一寄存器，其耦接到所述多个地址线的所述第一部分并耦接状态控制信号，所述第一寄存器用于在所述状态控制信号的边沿存储所述测试数据；

第二寄存器，其耦接到所述多个地址线的所述第二部分并耦接所述状态控制信号，所述第二寄存器用于在所述状态控制信号的所述边沿存储所述模式控制信号；

模式控制器，其耦接到所述第二寄存器，所述模式控制器用于基于所述模式控制信号以及对应于受测存储块的地址信号生成读反相信号与写反相信号；

读测试向量生成器，其耦接到所述第一寄存器与所述模式控制器，所述读测试向量生成器用于基于所述测试数据与所述读反相信号生成所述读测试向量；以及写测试向量生成器，其耦接到所述读测试向量生成器与所述模式控制器，所述写测试向量生成器用于基于所述读测试向量与所述写反相信号生成所述写测试向量。

2.根据权利要求1所述的电路，其特征在于，所述地址信号接收自所述多个地址线。

3.根据权利要求1所述的电路，其特征在于，所述模式控制信号包括用于控制基于所述测试数据和所述地址信号生成所述读测试向量的第一部分，以及用于控制基于所述读测试向量生成所述写测试向量的第二部分。

4.根据权利要求1所述的电路，其特征在于，所述多路选择器还耦接到所述多个数据线以接收数据输入信号并耦接状态控制信号，其还用于响应于所述状态控制信号可选择地将所述数据输入信号或所述写测试向量传送到所述受测存储块。

5.根据权利要求4所述的电路，其特征在于，所述多路选择器包括多个通道，用于分别地选择所述多个数据线中的每个数据线与所述写测试向量中的每一位。

6.根据权利要求1所述的电路，其特征在于，所述比较器包括：同或门，其具有多个通道，用于分别地比较所述读出信号的每一位与所述读测试向量的每一位；以及与门，用于对所述比较结果中的每一位进行与操作，以生成所述标识。

7.根据权利要求1所述的电路，其特征在于，所述写测试向量与所述读测试向量相反，或者所述写测试向量与所述读测试向量相同。

8.根据权利要求1所述的电路，其特征在于，所述多路选择器与所述比较器被集成在所述存储器件的所述多个存储块中的每一存储块中。

9.一种用于测试存储器件的方法，所述存储器件具有多个存储块，所述多个存储块可由多个地址线寻址并且可由多个数据线输入/输出数据，其特征在于，所述方法包括：存储来自于所述多个地址线中的第一部分的测试数据；

存储来自于所述多个地址线中的第二部分的模式控制信号；

接收对应于所述多个存储块中的受测存储块的地址信号；

基于所述测试数据、所述模式控制信号以及所述地址信号生成写测试向量与读测试向量，其中所述写测试向量关联于所述读测试向量；

可选择地将所述写测试向量传送到所述受测存储块，以使得所述写测试向量能够被写入所述受测存储块；以及比较所述读测试向量与由所述受测存储块生成且关联于所述写测试向量的读出信号，以生成指示比较结果的标识；

其中，基于所述测试数据、所述模式控制信号以及所述地址信号生成写测试向量与读测试向量的步骤包括：接收状态控制信号；

由第一寄存器在所述状态控制信号的边沿存储所述测试数据，并且由第二寄存器在所述状态控制信号的所述边沿存储所述模式控制信号；

由耦接到所述第二寄存器的模式控制器基于所述模式控制信号以及对应于受测存储块的地址信号生成读反相信号与写反相信号；

由耦接到所述第一寄存器和所述模式控制器的读测试向量生成器基于所述测试数据与所述读反相信号生成所述读测试向量；以及由耦接到所述读测试向量生成器与所述模式控制器的写测试向量生成器基于所述读测试向量与所述写反相信号生成所述写测试向量。

10.根据权利要求9所述的方法，其特征在于，所述地址信号接收自所述多个地址线。

11.根据权利要求9所述的方法，其特征在于，所述模式控制信号包括用于控制基于所述测试数据和所述地址信号生成所述读测试向量的第一部分，以及用于控制基于所述读测试向量生成所述写测试向量的第二部分。

12.根据权利要求11所述的方法，其特征在于，所述生成步骤还包括：基于所述地址信号与所述模式控制信号的第一部分将所述测试数据转换为所述读测试向量；

基于所述模式控制信号的第二部分将所述读测试向量转换为所述写测试向量。

13.根据权利要求9所述的方法，其特征在于，所述传送步骤还包括在所述状态控制信号的所述边沿之后的所述状态控制信号的第一状态期间向所述受测存储块传送所述写测试向量。

14.根据权利要求13所述的方法，其特征在于，当所述状态控制信号处于不同于所述第一状态的第二状态时，禁止向所述受测存储块传送所述写测试向量。

15.根据权利要求9所述的方法，其特征在于，所述比较步骤包括：分别比较所述读出信号的每一位与所述读测试向量的每一位；以及对比较结果的每一位进行与操作以生成所述标识。

16.根据权利要求9所述的方法，其特征在于，所述写测试向量与所述读测试向量相反，或者所述写测试向量与所述读测试向量相同。

说明书

用于测试存储器件的电路和方法

技术领域

[0001] 本申请涉及半导体技术领域，更具体地，涉及一种用于测试存储器件的电路和方法。

背景技术

[0002] 随着半导体制造工艺的迅速发展，集成电路芯片的面积不断缩小，而同一晶圆上能够集成的芯片数量也相应增加。例如，对于一个4兆位的静态随机存取存储器(SRAM)芯片，采用0.13微米加工工艺能够在一片8英寸晶圆上制造约1670颗SRAM芯片，而采用65纳米加工工艺则能够在一片12英寸晶圆上制造约6050颗SRAM芯片。

[0003] 对于相同存储容量(例如4兆位)的SRAM芯片进行测试所需的时间大体相等。这意味着，同一晶圆上芯片数量的增加会显著增加晶圆级测试(Wafer Level Test)所需的测试时间。因此，65纳米工艺制造的12英寸晶圆的测试时间约为0.13微米工艺制造的8英寸晶圆测试时间的约3.6倍，这进一步增加了测试成本。

[0004] 为了缩短每片晶圆的测试时间，现有技术通常会由同一测试机台对多颗被测芯片(Multiple Device Under Test，Multi-DUT)进行并行测试(Parallel Test)，例如同时对8颗、16颗或32颗被测芯片进行测试。然而，并行测试的测试容量受限于每颗芯片需要连接的引脚数量，以及测试机台的测试引脚资源。仍以4兆位的SRAM芯片为例，对于具有16位数据通道的SRAM芯片，其具有16个数据信号线，18个地址信号线，以及至少5个控制信号线。在进行并行测试时，不同芯片的地址信号线和控制信号线可以输入相同的信号，因此这至少23个地址及控制信号线可以共用测试机台的信号通道。然而，每个SRAM芯片的16个数据信号线分别对应于不同的存储单元，并且在测试期间，不同SRAM芯片的不同存储单元需要输出对应的读出信号以确定其是否失效。因此，不同的SRAM芯片的数据信号线需要分别连接到测试机台上相互独立的信号通道。那么，如果需要进行16颗被测芯片的并行测试，则至少需要(16×16+23)共279个独立的信号通道。然而测试机台所能够提供的信号通道越多，其设备成本也越高，因此上述并行测试方式仍不能有效降低测试成本。

[0005] 因此，需要提供一种测试存储器件的电路和方法，其能够减少测试机台所需的信号通道数量，从而减少进行晶圆级测试所需的测试时间和测试成本。

发明内容

[0006] 因此，本申请的目的之一在于提供一种用于测试存储器件的电路和方法，其能够减少测试机台所需的信号通道数量，并减少晶圆级测试所需的测试时间和成本。

[0007] 根据本申请的一个方面，提供了一种用于测试存储器件的电路，所述存储器件具有多个存储块，所述多个存储块可由多个地址线寻址并且可由多个数据线输入/输出数据，所述电路包括：测试型态生成器，其耦接到所述多个地址线中的第一部分以接收测试数据，所述测试型态生成器用于存储所述测试数据，并基于所述测试数据生成写测试向量和读测试向量，其中所述写测试向量关联于所述读测试向量；多路选择器，其耦接到所述测试型态生成器，所述多路选择器用于可选择地将所述写测试向量传送到所述多个存储块中的一个受测存储块，以使得所述写测试向量能够被写入所述受测存储块；以及比较器，其耦接到所述测试型态生成器以及所述受测存储块，所述比较器用于比较所述读测试向量与由所述受测存储块生成且关联于所述写测试向量的读出信号，并生成指示比较结果的标识。

[0008] 本申请的用于测试存储器件的电路能够利用地址线来向受测存储块输入用于生成测试向量的测试数据，这就不需要在测试机台提供用于输入测试型态的数据通道；而测试结果可以由标识简并地表示并输出，也即标识的位数少于存储块的存储字节位数。这样，测试机台无需提供额外的数据通道来向被测的存储器件提供测试数据，同一测试机台上能够并行测试的存储器件数量可以大大增加，这有效减少晶圆测试的时间，并降低了测试成本。

[0009] 在一些实施例中，所述测试型态生成器还耦接到所述多个地址线的第二部分以接收模式控制信号；以及所述测试型态生成器还用于存储所述模式控制信号，并基于所述测试数据、所述模式控制信号以及对应于所述受测存储块的地址信号生成所述读测试向量与所述写测试向量。这样，测试型态生成器能够在模式控制信号的控制下，根据受测存储块对应的地址信号的不同而生成相同或不同的读/写测试向量。

[0010] 在一些实施例中，所述地址信号接收自所述多个地址线。

[0011] 在一些实施例中，所述模式控制信号包括用于控制基于所述测试数据和所述地址信号生成所述读测试向量的第一部分，以及用于控制基于所述读测试向量生成所述写测试向量的第二部分。这样，测试型态生成器能够根据测试算法的需要而提供相同或不同的读测试向量与写测试向量。

[0012] 在一些实施例中，所述测试型态生成器包括：第一寄存器，其耦接到所述多个地址线的所述第一部分并耦接状态控制信号，所述第一寄存器用于在所述状态控制信号的边沿存储所述测试数据；第二寄存器，其耦接到所述多个地址线的所述第二部分并耦接所述状态控制信号，所述第二寄存器用于在所述状态控制信号的所述边沿存储所述模式控制信号；模式控制器，其耦接到所述第二寄存器，所述模式控制器用于基于所述模式控制信号以及对应于受测存储块的地址信号生成读反相信号与写反相信号；读测试向量生成器，其耦接到所述第一寄存器与所述模式控制器，所述读测试向量生成器用于基于所述测试数据与所述读反相信号生成所述读测试向量；以及写测试向量生成器，其耦接到所述读测试向量生成器与所述模式控制器，所述写测试向量生成器用于基于所述读测试向量与所述写反相信号生成所述写测试向量。采用上述模块构成的测试型态生成器结构简单，实现成本较低。

[0013] 在一些实施例中，所述多路选择器还耦接到所述多个数据线以接收数据输入信号并耦接状态控制信号，其还用于响应于所述状态控制信号可选择地将所述数据输入信号或所述写测试向量传送到所述受测存储块。这样，多路选择器使得电路并不影响受测存储器件的正常工作(即进行数据写、读操作以实现数据存储)，而使得该测试电路的使用能够兼容现有存储器件的设计。

[0014] 在一些实施例中，所述多路选择器包括多个通道，用于分别地选择所述多个数据线中的每个数据线与所述写测试向量中的每一位。

[0015] 在一些实施例中，所述比较器包括：同或门，其具有多个通道，用于分别地比较所述读出信号的每一位与所述读测试向量的每一位；以及与门，用于对所述比较结果中的每一位进行与操作，以生成所述标识。这样，用于表示读出信号是否与读测试向量相同的标识可以简并为1位，这大大减少了测试机台进行测试所需的数据通道数量。

[0016] 在一些实施例中，所述写测试向量与所述读测试向量相反。在一些实施例中，所述写测试向量与所述读测试向量相同。

[0017] 在一些实施例中，所述多路选择器与所述比较器被集成在所述存储器件的所述多个存储块中的每一存储块中。

[0018] 根据本申请的另一个方面，还提供了一种用于测试存储器件的方法，所述存储器件具有多个存储块，所述多个存储块可由多个地址线寻址并且可由多个数据线输入/输出数据，所述方法包括：存储来自于所述多个地址线中的第一部分的测试数据；基于所述测试数据生成写测试向量与读测试向量，其中所述写测试向量关联于所述读测试向量；可选择地将所述写测试向量传送到所述多个存储块中的一个受测存储块，以使得所述写测试向量能够被写入所述受测存储块；以及比较所述读测试向量与由所述受测存储块生成且关联于所述写测试向量的读出信号，以生成指示比较结果的标识。

[0019] 以上为本申请的概述，可能有简化、概括和省略细节的情况，因此本领域的技术人员应该认识到，该部分仅是示例说明性的，而不旨在以任何方式限定本申请范围。本概述部分既非旨在确定所要求保护主题的关键特征或必要特征，也非旨在用作为确定所要求保护主题的范围的辅助手段。

附图说明

[0020] 通过下面说明书和所附的权利要求书并与附图结合，将会更加充分地清楚理解本申请内容的上述和其他特征。可以理解，这些附图仅描绘了本申请内容的若干实施方式，因此不应认为是对本申请内容范围的限定。通过采用附图，本申请内容将会得到更加明确和详细地说明。

[0021] 图1示出了根据本申请一个实施例的存储器件10；

[0022] 图2示出了根据本申请一个实施例的用于测试存储器件的电路100；

[0023] 图3示出了根据本申请一个实施例的用于测试存储器件的电路200；

[0024] 图4(a)至4(d)示出了4种不同的测试型态；

[0025] 图5示出了根据本申请一个实施例的模式控制信号状态转换表；

[0026] 图6示出了图3所示的电路200中的测试型态生成器的模块示意图；

[0027] 图7示出了图3所示电路200的信号波形图；

[0028] 图8示出了根据本申请一个实施例的集成有多路选择器和比较器的存储块；

[0029] 图9示出了图6所示的测试型态生成器中的第一寄存器或第二寄存器的电路示意图；

[0030] 图10示出了图6所示的测试型态生成器中模式选择器的电路示意图；

[0031] 图11示出了图6所示的测试型态生成器中交错选择器的电路示意图；

[0032] 图12示出了图6所示的测试型态生成器中读测试向量生成器的电路示意图；

[0033] 图13示出了图6所示的测试型态生成器中写测试向量生成器的电路示意图；

[0034] 图14示出了图3所示的电路中多路选择器的电路示意图；

[0035] 图15示出了图3所示的电路中比较器的电路示意图；

[0036] 图16示出了根据本申请一个实施例的用于测试存储器件的方法300；

[0037] 图17示出了根据本申请一个实施例的用于测试存储器件的方法400；

[0038] 图18示出了根据本申请一个实施例的采用March算法测试存储器件的流程图。

具体实施方式

[0039] 在下面的详细描述中，参考了构成其一部分的附图。在附图中，类似的符号通常表示类似的组成部分，除非上下文另有说明。详细描述、附图和权利要求书中描述的例示说明性实施方式并非旨在限定。在不偏离本申请的主题的精神或范围的情况下，可以采用其他实施方式，并且可以做出其他变化。可以理解，可以对本文中一般性描述的、在附图中图解说明的本申请内容的各个方面进行多种不同构成的配置、替换、组合，设计，而所有这些都明确地构成本申请内容的一部分。

[0040] 图1示出了根据本申请一个实施例的存储器件10。在图1中，该存储器件10是SRAM存储器，可以理解，根据具体应用的不同，存储器件10也可以是采用类似SRAM电路结构的其他存储器件。

[0041] 如图1所示，存储器件10包括存储阵列11，其中存储阵列11具有多个可寻址的存储块(图中未示出)。每个存储块中可以包括一个或多个存储单元(图中未示出)，并且每个存储单元用于存储1位(1-bit)数据。存储器件10还包括用于向存储阵列11中的存储块输入/输出数据的多个数据线15，以及用于对存储块进行寻址的多个地址线17。在图1中，存储器件10包括n个数据线15以及m个地址线17。

[0042] 具体地，地址线17包括i个行地址线AX0-AXi-1，以及j个列地址线AY0-AYj-1，其中i+j＝m。此外，行地址线AX0-AXi-1通过行地址译码器19耦接到存储阵列11，而列地址线AY0-AYj-1通过列地址译码器21耦接到存储阵列11。行地址译码器19和列地址译码器21能够对地址线17分别接收的行地址和列地址进行译码，从而选中需要进行读/写操作的存储块。

[0043] 数据线15包括数据线D0-Dn-1，其分别地耦接到每个存储块，并且每个数据线耦接存储块中的一个或多个存储单元。在一些实施例中，每个存储块包括n个存储单元，则每一数据线对应地耦接到存储块的一个存储单元，以用于向该存储单元输入/输出数据。在一些实施例中，每个存储块可以包括2n个、4n个或更多个存储单元，则每一个数据线相应地耦接存储块中的2个、4个或更多个存储单元，而存储器件10可以通过额外的字节控制(Byte Control)线(图中未示出)来控制向一个数据线连接的多个存储单元中的哪一个存储单元读/写数据。

[0044] 为了控制向存储单元读/写数据，存储器件10还包括输入缓冲器23、灵敏放大器25以及控制器27。其中，输入缓冲器25耦接在存储阵列11中的每个存储单元的数据输入端与数据线15之间，用于缓冲由数据线15输入的数据输入信号，并将该数据输入信号写入到对应的存储单元中；灵敏放大器23耦接在存储阵列11中每个存储单元的数据输出端与数据线15之间，以用于检测并放大每个存储单元中存储的数据，从而生成对应的读出信号。控制器
27即用于接收外部控制信号，以控制存储阵列11中各个存储块的读/写时序。

[0045] 图2示出了根据本申请一个实施例的用于测试存储器件的电路100。其中，该电路100可以用于测试图1所示的存储器件10的存储特性是否具有功能性缺陷，也即，存储器件
10中的存储单元是否存在其读出数据不同于写入数据的情况。在实际应用中，该电路100可以配合测试机台使用。此外，在图2所示的实施例中，被测试的存储器件的每一存储块中所包含的存储单元数量与数据线的数量相同，也即每一数据线对应于每个存储块中的一个存储单元；并且数据线的数量要少于地址线的数量。接下来，均以每一数据线对应于一个存储单元且数据线的数量少于地址线的数量为例对本申请的实施例进行说明。可以理解，对于被测试的存储器件的每一存储块所包含的存储单元数量多于数据线数量的实施例，其可以基于类似的原理进行测试。例如，可以利用字节控制信号(Byte Control)在多个读/写周期通过数据线分批地向每一存储块的不同存储单元读出或写入数据。

[0046] 如图2所示，电路100包括：

[0047] 测试型态生成器101，其耦接到多个地址线A0-Am-1(即共m位地址线)中的第一部分A0-Ak-1(即k个地址线)以接收测试数据，该测试型态生成器101用于存储该测试数据，并基于该测试数据生成写测试向量(Write Test Pattern Vector)和读测试向量(Read Test Pattern Vector)，其中该写测试向量关联于该读测试向量；

[0048] 多路选择器103，其耦接到测试型态生成器101，该多路选择器用于可选择地将写测试向量传送到多个存储块中的一个受测存储块105，以使得写测试向量能够被写入该受测存储块105；以及

[0049] 比较器107，其耦接到测试型态生成器101以及受测存储块103，该比较器107用于比较读测试向量与由受测存储块105生成且关联于写测试向量的读出信号，并生成指示比较结果的标识(Flag)。

[0050] 具体地，当该电路100被用于测试存储器件时，例如存储器件连同该电路100被连接到测试机台时，测试机台向电路100提供测试数据，该测试数据可以是任意的k位数据。正如前述，受测存储块105也具有k位的存储单元，从而使得测试数据的k位数据一一对应于受测存储块105的k位存储单元。

[0051] 测试数据是由测试机台经由测试型态生成器101耦接的地址线A0-Ak-1所提供的。在实际应用中，当存储器件处于读/写数据期间，地址线A0-Ak-1以及其他地址线Ak-Am-1需要接收用于寻址存储块的地址信号。因此，测试数据是在地址线A0-Ak-1未接收地址信号时提供给电路100的。例如，可以在存储器件处于未进行读/写操作的空闲状态期间向电路100提供测试数据。当测试数据被提供给测试型态生成器101之后，测试型态生成器101可以存储该测试数据。例如，测试型态生成器101可以包括用于缓存测试数据的寄存器。

[0052] 接着，测试型态生成器101基于存储在测试型态生成器101中的测试数据生成相互关联的读测试向量和写测试向量。例如，读测试向量可以与写测试向量相同，或者读测试向量可以与写测试向量相反(即为写测试向量的反码)。在一些实施例中，基于测试数据生成的读测试向量可以与该测试数据相同；而写测试向量可以与该测试数据相同或相反。在后续处理过程中，受测存储块105会写入该写测试向量，并且随后读出写测试向量以生成读出信号。可以理解，如果受测存储块105不存在功能性缺陷，则所生成的读出信号应与之前写入的写测试向量相同；相反地，如果受测存储块105存在功能性缺陷，则所生成的读出信号至少部分地不同于该写测试向量，例如在读出信号的某一位或某几位的数据不同于写测试向量对应位的数据。

[0053] 由于读测试向量关联于写测试向量，因而读测试向量可以用作为比较读出信号是否出现不同于写测试向量的参照。相应地，比较器107获取来自于受测存储块105的读出信号以及来自测试型态生成器101的读测试向量，并按位比较该读出信号与读测试向量。具体而言，当读测试向量与写测试向量相同时，则读出信号直接与由同一测试数据生成的读测试向量相比较，并生成表示比较结果的标识，其中读出信号与读测试向量相同说明受测存储块105不存在缺陷，而读出信号与读测试向量不同说明受测存储块105存在缺陷。在一些实施例中，标识可以是1位数据信号，也即：当读出信号与读测试向量中的任一位不同时，比较器107即生成表示读出信号与读测试向量不同的标识，例如标识被赋值为‘1’；而当读出信号与读测试向量中的每一位均相同时，比较器107即生成表示读出信号与读测试向量相同的标识，例如该标识被赋值为‘0’。这样，测试机台仅需提供一位数据通道来接收由每个存储块对应的比较器生成的标识，进而判断受测的存储块是否具有缺陷。这有效减少了测试机台资源的占用，并且可以增加并行测试的芯片数量，因而使得测试成本大大降低。可以理解，在一些实施例中，标识也可以是与读出信号以及读测试向量位数相同的k位数据信号，其可以表示读出信号与读测试向量每一位的比较结果。进一步地，标识也可以被简并地生成，也即所生成的标识可以是任意的小于k位的数据信号。例如，标识中的两位或更多位的数据被与操作为一位数据。

[0054] 在一些实施例中，关联于写测试向量的读测试向量可以不同于读测试向量，例如读测试向量与写测试向量相反。在这种情况下，受测存储块105可以接收两次测试数据，并且这两次所接收的测试数据(例如第一测试数据与第二测试数据)相反，也即第二测试数据是第一测试数据的反码。当受测存储块105写入基于第一测试数据生成的第一写测试向量后，测试型态生成器101可以再获取第二测试数据，例如在不同于前次测试周期的下一个测试周期中接收并存储该第二测试数据，并基于该第二测试数据生成第二读测试向量，以及可选地生成第二写测试向量。其中，第一写测试向量与第一读测试向量相反，也即与第一测试数据相反；而第二读测试向量与第二测试数据相同；并且第二测试数据与第一测试数据相反。因此，第二读测试向量应与第一写测试向量相同。再然后，写入第一写测试向量的受测存储块105生成读出信号，该读出信号在受测存储块105无缺陷的情况下应与该第一写测试向量相同。之后，比较器107会比较该读出信号与第二读测试向量，并且在这两个信号相同时输出表示受测存储块105无缺陷的标识，而在这两个信号不同时输出表示受测存储块105具有缺陷的标识。

[0055] 需要说明的是，上述实施例中写测试向量、读测试向量以及测试数据之间的逻辑关系仅仅是示例性的。在实际应用中，写测试向量与读测试向量还可以基于任意适合的逻辑关系相互关联，并共同关联于测试机台提供的测试数据。测试型态生成器101可以对其所存储的测试数据进行相应的逻辑运算以生成所需的写测试向量与读测试向量。

[0056] 多路选择器103用于控制写测试向量向受测存储块105的传送，具体而言，其用于控制向受测存储块105的数据输入端提供数据。例如，多路选择器103可以接收来自于测试机台的状态控制信号，并在该状态控制信号处于第一状态时将写测试向量传送给受测存储块105以供其写入，而在该状态控制信号处于不同于该第一状态的第二状态时禁止将写测试向量传送给受测存储块105。此外，可选地，多路选择器103还可以耦接到多个数据线以接收数据输入信号，并在状态控制信号处于第二状态时将该数据输入信号传送到受测存储块105以供其写入。可以看出，状态控制信号可以作用为切换存储器件10处于测试模式和非测试模式(即正常工作模式)。因此，多路选择器103使得电路100并不影响存储器件10的正常工作，而使得该测试电路100的使用能够兼容现有存储器件10的设计。

[0057] 正如前述，比较器107用于比较读测试向量与读出信号，并生成指示比较结果的标识。具体地，比较器107耦接受测存储块103的信号输出端以接收其读出信号。此外，存储块103的信号输出端仍可以直接耦接到数据线D0-Dn-1，以在其处于非测试模式时输出其所存储的数据。因此，比较器107的使用也能够兼容现有存储器件10的设计。

[0058] 由于多路选择器103以及比较器107需要针对每个受测存储块105单独耦接。因此，在实际应用中，多路选择器103与比较器107可以被集成在存储器件10的多个存储块中的每一存储块105中，以分别地指示每个存储块105是否存在缺陷。

[0059] 可以看出，对于本申请的用于测试存储器件10的电路100，其能够利用地址线来向受测存储块输入用于生成测试向量的测试数据，这就不需要在测试机台提供用于输入测试型态的数据通道；而测试结果可以由标识简并地表示并输出。这样，测试机台无需提供额外的数据通道来向被测的存储器件提供测试数据，同一测试机台上能够并行测试的存储器件10数量可以大大增加，这有效减少晶圆测试的时间，并降低了测试成本。

[0060] 图3示出了根据本申请一个实施例的用于测试存储器件的电路200。在实际应用中，该电路200可以接收地址信号，并根据地址信号的不同而向对应的受测存储块提供相应的测试向量(包括读测试向量和写测试向量)，即生成特定的测试型态。

[0061] 如图3所示，电路200包括：

[0062] 测试型态生成器201，其耦接到多个地址线A0-Am-1(即共m位地址线)中的第一部分A0-Ak-1(即k个地址线)以接收测试数据，并耦接到多个地址线A0-Am-1中的第二部分Ak-Ak+p-1(即p个地址线)以接收模式控制信号；该测试型态生成器201用于存储该测试数据与该模式控制信号，并基于该测试数据、模式控制信号以及对应于多个存储块中的一个受测存储块205的地址信号生成写测试向量和读测试向量，其中该写测试向量关联于该读测试向量；

[0063] 多路选择器203，其耦接到测试型态生成器201，该多路选择器用于可选择地将写测试向量传送到受测存储块205，以使得写测试向量能够被写入该受测存储块205；以及[0064] 比较器207，其耦接到测试型态生成器201以及受测存储块203，该比较器207用于比较读测试向量与由受测存储块205生成且关联于写测试向量的读出信号，并生成指示比较结果的标识。

[0065] 需要说明的是，在图3所示的实施例中，地址线A0-Am-1中的第二部分Ak-Ak+p-1被表示为不同于地址线的第一部分A0-Ak-1，也即电路200通过不同的地址线来分别地接收模式控制信号和测试数据。在一些实施例中，用于接收模式控制信号的地址线的第二部分可以与用于接收数据的地址线的第一部分部分或全部相同。例如测试型态生成器201可以利用不同的寄存器分时地存储接收自地址线的测试数据或模式控制信号。

[0066] 在实际应用中，为了更准确地筛选具有缺陷的存储块，会采用多种测试型态(Test Pattern)。对于不同的测试型态，写入到图1所示的存储器件10的各个存储块中的写测试向量会随着存储块地址的不同而变化。图4(a)至4(d)即示意地表示出了4种不同的测试型态。

[0067] 如图4(a)-4(d)所示，标识为“0”或“1”的一个方格代表一个存储块，而x方向表示存储器件中多个存储块排列的行方向，每一列具有不同的行地址；而y方向表示这多个存储块排列的列方向，每一行具有不同的列地址。其中，图4(a)为扫描型态(Scan Pattern)，每一个存储块中写入的写测试向量是相同的；图4(b)为行交错型态(Row Bar Pattern)，每一列的存储块中写入的写测试向量是相同的，而同一行相邻列的存储块中写入的写测试向量相反(即存储块中对应位置的存储单元写入的数据相反)；图4(c)为列交错型态(Column Bar Pattern)，每一行的存储块中写入的写测试向量是相同的，而同一列相邻行的存储块中写入的写测试向量相反；图4(d)为行列交错型态(Check-Board Pattern)，每一个存储块中写入的写测试向量与其相邻的存储块写入的写测试向量相反。采用上述的4种测试型态能够测试到受测存储块和周围相邻存储块之间的相互影响，从而准确地筛选具有缺陷的存储块。

[0068] 测试型态生成器201所接收的模式控制信号可以用于控制选择哪种测试型态来对被测试的存储器件进行测试。例如，模式控制信号可以包括2位数据，该2位数据的4个不同值对应于4种测试型态。测试型态生成器201可以对所接收的模式控制信号中的该2位数据进行解码，以基于解码结果来选择对应的测试型态，并基于所选择的测试型态结合地址信号以及测试数据来生成对应的写测试向量。

[0069] 在实际应用中，某些测试算法还需要使得受测的存储器件运行于“读-修改-写”(Read-Modify-Write)模式。在这种模式下，每个受测存储块都要进行“读D写/D”或“读/D写D”的读、写处理。为了实现上述测试算法，测试型态生成器201可以根据算法需要来生成相反的读测试向量与写测试向量。相应地，模式控制信号还可以包括额外的1位数据，其用于指示受测存储块是否处于“读-修改-写”模式。

[0070] 因此，在一些实施例中，模式控制信号可以包括用于控制基于测试数据和地址信号生成读测试向量的第一部分，以及用于控制基于读测试向量生成写测试向量的第二部分。测试型态生成器201在获得该模式控制信号之后，能够对该模式控制信号进行解码，并基于模式控制信号不同部分的具体值来将测试数据转换为相应的读测试向量与写测试向量。图5即示出了根据本申请一个实施例的模式控制信号状态转换表。如图5所示，该模式控制信号具有3位数据Mode[2:0]，其中最高位Mode[2]为“1”时，受测存储块处于“读-修改-写”模式。低位数据A_Mode[1:0]为“00”、“01”、“10”以及“11”时，测试型态分别被选择为“扫描型态”、“行交错型态”、“列交错型态”以及“行列交错型态”。

[0071] 正如前述，不同的测试型态是基于不同存储块行地址的最低位以及列地址的最低位来定义的。因此，为了确定每个受测存储块对应的读、写测试向量，测试型态生成器201还需要接收受测存储块对应的行地址的最低位以及列地址的最低位，并结合这两个值来生成读、写测试向量。例如，当受测的存储器件处于行交错型态时，对于每个列地址最低位为“0”的存储块，测试模式生成器201生成的写测试向量应与测试数据相同；而对于每个列地址最低位为“1”的存储块，所生成的写测试向量应与测试数据相反。类似地，当受测的存储器件处于列交错型态时，对于每个行地址最低位为“0”的存储块，测试模式生成器201生成的写测试向量应与测试数据相同；而对于每个行地址最低位为“1”的存储块，所生成的写测试向量应与测试数据相反。而当受测的存储器件处于行列交错型态时，对于行地址最低位为“0”且列地址最低位为“0”的存储块，测试模式生成器201生成的写测试向量应与测试数据相同；而对于每个行地址最低位为“1”且列地址最低位为“1”的存储块，所生成的写测试向量应与测试数据相反。需要说明的是，电路200是复用地址线来获得测试数据、模式控制信号以及地址信号的，也即，地址线接收地址信号的时刻不同于其接收测试数据以及模式控制信号的时刻。因此，地址信号的接收不会与测试数据以及模式控制信号的接收存在冲突。

[0072] 由测试型态生成器201生成的写测试向量会被多路选择器203选择地传送给受测存储块205，并且比较器207会比较受测存储块205读出的读出信号与读测试向量，并生成指示比较结果的标识。上述过程可以参照图2所示的实施例的相关描述，在此不再赘述。

[0073] 需要说明的是，在实际应用中，测试型态生成器201可以基于各种适合的组合逻辑来利用模式控制信号、地址信号控制将测试数据转换为读测试向量和写测试向量。这会在下文中示例性地进行说明。

[0074] 图6示出了图3所示的电路200中的测试型态生成器的模块示意图。在实际应用中，该测试型态生成器还耦接状态控制信号。该状态控制信号用于控制电路200以及受测的存储器件在测试模式与正常工作模式(即非测试模式)间切换。

[0075] 如图6所示，该测试型态生成器包括：

[0076] 第一寄存器211，其耦接到多个地址线A0-Am-1的第一部分A0-Ak-1并耦接状态控制信号，该第一寄存器211用于在状态控制信号的边沿存储测试数据；

[0077] 第二寄存器213，其耦接到多个地址线A0-Am-1的第二部分Ak-Ak+p-1并耦接所述状态控制信号，该第二寄存器213用于在状态控制信号的边沿存储模式控制信号；

[0078] 模式控制器215，其耦接到第二寄存器213，模式控制器215用于基于模式控制信号以及对应于受测存储块的地址信号生成读反相信号与写反相信号；

[0079] 读测试向量生成器217，其耦接到第一寄存器211与模式控制器215，读测试向量生成器用于基于测试数据与读反相信号生成读测试向量；以及

[0080] 写测试向量生成器219，其耦接到读测试向量生成器217与模式控制器215，写测试向量生成器219用于基于读测试向量21以及写反相信号生成所述写测试向量。

[0081] 在图6中，模式控制器215进一步包括模式选择器221以及交错选择器223，其中，模式选择器221耦接到第二寄存器213以接收模式控制信号，并耦接状态控制信号TM_IOCPM。该模式选择器221用于对模式控制信号进行译码，并输出行交错信号TM_CKBDX、列交错信号TM_CKBDY、行列交错信号TM_CKBDXY以及读-修改-写信号TM_RMW，以指示不同的测试型态和读写模式。在一些实施例中，当行交错信号TM_CKBDX、列交错信号TM_CKBDY以及行列交错信号TM_CKBDXY均为“0”时，测试型态为扫描型态；当行交错信号TM_CKBDX为“1”并且其他两个交错信号为“0”时，测试型态为行交错型态；当列交错信号TM_CKBDY为“1”并且其他两个交错信号为“0”时，测试型态为列交错型态；当行列交错信号TM_CKBDXY为“1”并且其他两个交错信号为“0”时，测试型态为行列交错型态。

[0082] 交错选择器223接收地址信号中行地址最低位AX0以及列地址最低位AY0、使能信号WEB、以及前述模式选择器221生成的4个信号。交错选择器223可以根据前述图4(a)-4(d)所示的交错图以及图5所示的状态转换表来生成读反相信号RD_INVT以及写反相信号WRT_INVT，以确定是否需要针对特定地址的存储块而将第一寄存器211缓存的测试数据反相。可以理解，在一些实施例中，交错选择器223也可以接收地址信号中其他地址位的数据，例如行地址Ax1至Axi-1中的任一位以及列地址AY1至AYj-1中的任一位，并根据所接收的地址信号的数据以及前述的交错信号来生成读反相信号RD_INVT以及写反相信号WRT_INVT。

[0083] 图7示出了图3所示电路200的信号波形图。接下来，结合图6和图7，对该测试型态生成器的运行进行说明。

[0084] 如图6和图7所示，当使能信号WEB处于高电平时，被测试的存储器件处于空闲模式(Standby Mode)，被寻址的存储块不能够读出或写入数据。第一寄存器211与第二寄存器213均耦接到该状态控制信号TM_IOCPM，并且第一寄存器211还耦接地址线A0-Ak-1，而第二寄存器213还耦接地址线Ak-Ak+p-1。在该空闲模式期间，地址线A0-Ak-1上提供有来自测试机台的测试数据，而地址线Ak-Ak+p-1上也提供有来自测试机台的模式控制信号。

[0085] 在存储器件仍处于空闲模式期间，状态控制信号TM_IOCPM由低电平转变为高电平，也即状态控制信号TM_IOCPM出现边沿，例如上升沿。状态控制信号TM_IOCPM的该电平转变指示测试电路由非测试模式进入测试模式。同时，在该上升沿处，第一寄存器211和第二寄存器213分别将测试数据与模式控制信号存储在其中，以备后续处理使用。

[0086] 接着，状态控制信号TM_IOCPM保持高电平状态，而使能信号WEB由高电平转换为低电平。之后，测试机台通过地址线A0-Am-1向存储器件提供地址信号，以对存储器件的各个存储块逐一进行写操作。模式控制器215亦接收地址信号，具体为每个地址信号中行地址的最低位AX0以及列地址中的最低位AY0，并根据每个地址信号以及模式控制信号来生成对应于每个受测存储块的读反相信号与写反相信号。其中，读反相信号用于指示读测试向量生成器217是否对第一寄存器211缓存的测试数据进行取反，以得到读测试向量；而写反相信号用于指示写测试向量生成器219是否对读测试向量进行取反以得到写测试信号。这样，测试型态生成器即可根据生成相互关联的读测试向量与写测试向量。

[0087] 在一些实施例中，读测试向量生成器217可以是包括具有多个通道的异或门或者同或门，其中的每个通道接收测试数据的一位以及读反相信号，并根据所接收的读反相信号的值来对测试数据进行异或操作或者同或操作，从而将测试数据进行反相或保持原值。类似地，写测试向量生成器219可以是包括具有多个通道的异或门或者同或门，其中的每个通道接收读测试向量的一位以及写反相信号，并根据所接收的写反相信号的值来对读测试向量进行异或操作或同或操作，从而进一步地将读测试向量进行反相或保持原值。

[0088] 之后，在状态控制信号TM_IOCPM仍处于高电平状态时，也即仍处于测试模式期间，测试型态生成器将所生成的写测试向量通过多路选择器提供给受测存储块，并且使能信号控制受测存储块写入该写测试向量。再然后，存储器件对受测存储块进行读出操作，以获得读出信号。同时，测试型态生成器还将读测试向量提供给比较器，这样，比较器即可比较读出信号以及读测试向量，以确定受测存储块是否存在缺陷。

[0089] 最后，状态控制信号TM_IOCPM由高电平跳变为低电平，从而使得测试电路与存储器件退出测试模式。

[0090] 图8示出了根据本申请一个实施例的集成有多路选择器和比较器的存储块。

[0091] 如图8所示，多路选择器和比较器的运行受控于状态控制信号TM_IOCPM。具体地，多路选择器还耦接到测试型态生成器的输出端口DIN_MBT[0:7]以接收8位的写测试向量，并耦接到输入缓冲器的输出端口DIN_FROM_BUFFER[0:7]以接收8位的数据输入信号。在状态控制信号TM_IOCPM的控制下，多路选择器选择地向存储块的输入端DIN[0:7]提供写测试向量或数据输入信号。比较器耦接到存储块的输出端RDO[0:7]以接收读出信号，并耦接到测试型态生成器的输出端口DQRD_MBT[0:7]以接收读测试向量，从而比较读测试向量与读出信号并输出比较结果标识。此外，比较器还耦接到输出驱动器，以在端口PADQ[0:7]处输出读出信号。在一些实施例中，多路选择器和比较器还可以耦接到字节控制信号BYTE_CONTROL，以由其确定一个存储块中的哪些存储单元被选中进行读/写操作。

[0092] 图9示出了图6所示的测试型态生成器中的第一寄存器或第二寄存器的电路示意图。

[0093] 如图9所示，该示例的寄存器是一个由状态控制信号TM_IOCPM控制的主从正向边沿触发器，其包括：传输门TG1-TG4、反相器INV1-INV3以及与非门NAND1。当状态控制信号TM_IOCPM处于低电平时，传输门TG1导通且传输门TG2关断，输入端DATA(其耦接到地址线)的信号被采样并保持在中间节点D1B；而当状态控制信号TM_IOCPM由低电平跳变到高电平时，传输门TG3导通且传输门TG4关断，保持在中间节点D1B的信号被转移到输出端DQ，并被保持在该输出端DQ。这样，在状态控制信号TM_IOCPM上升沿处输入端DATA上的数据即被转移到输出端DQ。

[0094] 图10示出了图6所示的测试型态生成器中模式选择器的电路示意图。

[0095] 如图10所示，输入端Mode[0]和Mode[1]用于接收模式控制信号的第一部分。在本实施例中，模式控制信号的第一部分为一个2位的数据信号。模式控制信号的第一部分被分别反相后，连同模式控制信号的第二部分(在输入端Mode[2]处接收)一起用于生成行交错信号TM_CKBDX、列交错信号TM_CKBDY、行列交错信号TM_CKBDXY以及读-修改-写信号TM_RMW。在实际应用中，输入端Mode[0:2]对应于存储器件的3个地址线。

[0096] 图11示出了图6所示的测试型态生成器中交错选择器的电路示意图。

[0097] 如图11所示，由模式选择器生成的行交错信号TM_CKBDX、列交错信号TM_CKBDY以及行列交错信号TM_CKBDXY结合地址信号中行地址最低位AX0及列地址最低位AY0一起生成读反相信号RD_INVT，而读-修改-写信号TM_RMW则用于生成写反相信号WRT_INVT。其中，写反相信号WRT_INVT的生成还受控于使能信号WEB。

[0098] 图12示出了图6所示的测试型态生成器中读测试向量生成器的电路示意图。

[0099] 如图12所示，读测试向量生成器包括一个多通道的异或门XOR1。该异或门XOR1的每一通道用于对第一寄存器缓存的测试数据的每一位与读反相信号RD_INVT进行异或操作，以生成所需的读测试向量。例如，当读反相信号RD_INVT为“0”时，读测试向量与写测试向量相同；而当读反相信号RD_INVT为“1”时，读测试向量与写测试向量相反。

[0100] 图13示出了图6所示的测试型态生成器中写测试向量生成器的电路示意图。

[0101] 如图13所示，写测试向量包括一个多通道的异或门XOR2以及一个与门AND1。该异或门XOR2的每一通道用于对读测试向量生成器生成的读测试向量(在端口DQRD_MBT[0:7])的每一位与写反相信号WRT_INVT进行异或操作，以生成所需的写测试向量。与门AND1会对所生成的写测试向量与使能信号WEB进行与操作，从而在使能信号WEB有效时在端口DIN_MBT[0:7]输出写测试向量。

[0102] 图14示出了图3所示的电路中多路选择器的电路示意图。

[0103] 如图14所示，该多路选择器包括两个与门AND1、AND2以及或门OR1。其中与门AND1用于对来自于缓存的数据输入信号与状态控制信号TM_IOCPM的反相信号进行与操作，与门AND2用于对写测试向量与状态控制信号TM_IOCPM进行与操作，而或门OR1用于将上述与操作得到的信号进行或操作。这样，状态控制信号TM_IOCPM的两种不同逻辑状态“0”或“1”即可以使得多路选择器选择地将写测试向量或数据输入信号传送给受测存储块的输入端DIN[0:7]。

[0104] 图15示出了图3所示的电路中比较器的电路示意图。

[0105] 如图15所示，比较器包括同或门XNOR1以及多个与门AND1-AND4。其中，同或门XNOR1包括多路通道以逐位地对受测存储块的读出信号与读测试向量进行同或操作。而与门AND1至AND3用于将同或门XNOR1所有通道的输出信号，也即比较结果中的每一位，进行与操作，从而得到表示简并比较结果的标识。而与门AND4进一步对简并的比较结果与状态控制信号TM_IOCPM进行与操作，以当状态控制信号TM_IOCPM指示处于测试模式时输出该标识。

[0106] 正如之前所说明的，图9至图15仅示例性地示出了用于测试存储器件的电路中各个模块的电路图。本领域普通技术人员可以理解，根据状态转换表的不同，这些模块可以采用其他任何适合的电路逻辑实现。

[0107] 图16示出了根据本申请一个实施例的用于测试存储器件的方法300。其中，该方法300可以用于测试图1所示的存储器件10的存储特性是否具有功能性缺陷，也即，存储器件
10中的存储单元是否存在其读出数据不同于写入数据的情况。其中，存储器件包括多个存储块，并且这些存储块可以由多个地址线寻址并且可以由多个数据线输入/输出数据。

[0108] 如图16所示，该方法300包括：

[0109] 在步骤S302中，存储来自于多个地址线中的第一部分的测试数据；

[0110] 在步骤S304中，基于测试数据生成写测试向量与读测试向量，其中写测试向量关联于读测试向量；

[0111] 在步骤S306中，可选择地将写测试向量传送到多个存储块中的一个受测存储块，以使得写测试向量能够被写入受测存储块；以及

[0112] 在步骤S308中，比较读测试向量与由受测存储块生成且关联于写测试向量的读出信号，以生成指示比较结果的标识。

[0113] 在一个实施例中，步骤S308包括：分别比较读出信号的每一位与读测试向量的每一位；以及对比较结果的每一位进行与操作以生成标识。

[0114] 在一些实施例中，写测试向量与读测试向量相反，或者写测试向量与读测试向量相同。

[0115] 图17示出了根据本申请一个实施例的用于测试存储器件的方法400。

[0116] 如图17所示，该方法400包括：

[0117] 在步骤S402中，存储来自于多个地址线中的第一部分的测试数据；

[0118] 在步骤S404中，存储来自于多个地址线的第二部分的模式控制信号；

[0119] 在步骤S406中，接收对应于受测存储块的地址信号；

[0120] 在步骤S408中，基于测试数据、模式控制信号以及地址信号生成写测试向量和读测试向量，其中写测试向量关联于读测试向量；

[0121] 在步骤S410中，可选择地将写测试向量传送到多个存储块中的一个受测存储块，以使得写测试向量能够被写入受测存储块；以及

[0122] 在步骤S412中，比较读测试向量与由受测存储块生成且关联于写测试向量的读出信号，以生成指示比较结果的标识。

[0123] 在一些实施例中，地址信号接收自存储器件的多个地址线。

[0124] 在一些实施例中，模式控制信号包括用于控制基于测试数据和地址信号生成读测试向量的第一部分，以及用于控制基于读测试向量生成写测试向量的第二部分。

[0125] 在一些实施例中，步骤S408还包括：基于地址信号与模式控制信号的第一部分将测试数据转换为读测试向量；以及基于模式控制信号的第二部分将读测试向量转换为写测试向量。

[0126] 在一些实施例中，方法400还包括：接收状态控制信号；并且其中步骤S402还包括在状态控制信号的边沿存储测试数据，并且步骤S404包括在状态控制信号的边沿存储模式控制信号。

[0127] 在一些实施例中，步骤S410还包括在状态控制信号的边沿之后的状态控制信号的第一状态期间向受测存储块传送写测试向量。

[0128] 在一些实施例中，当状态控制信号处于不同于第一状态的第二状态时，禁止向受测存储块传送写测试向量。

[0129] 上述用于测试存储器件的方法的运行可以参照本申请实施例的用于测试存储器件的电路的描述，在此不再赘述。

[0130] 在实际应用中，根据本申请上述实施例的用于测试存储器件的方法可以结合各种测试算法来对存储器件进行测试，例如Checkboard算法，Zero-One算法，March算法等。在一些实施例中，可以采用March算法来对存储器件进行测试。March算法具有较低的测试复杂度，并且具有较高的故障覆盖率。

[0131] 图18示出了根据本申请一个实施例的采用March算法测试存储器件的流程图。

[0132] 如图18所示，March算法包括下述步骤：

[0133] 在步骤S502中，对存储器件中的所有存储块写入数据“D”作为背景数据；

[0134] 在步骤S504中，对每个地址的存储块做第一次读-修改-写(RMW)操作，以读出数据“D”并写入数据“D”的反码“/D”；

[0135] 在步骤S506中，对每个地址的存储块做第二次读-修改-写操作，以读出数据“/D”并写入数据“D”；

[0136] 在步骤S508中，对存储器件中的所有存储块写入数据“/D”作为背景数据；

[0137] 在步骤S510中，对每个地址的存储块做第三次读-修改-写操作，以读出数据“/D”并写入数据“D”；

[0138] 在步骤S512中，对每个地址的存储块做第四次读-修改-写操作，以读出数据“D”并写入数据“/D”。

[0139] 接下来，再结合图17和图18，对采用根据本申请实施例的方法来实现上述March算法的流程进行详述。

[0140] 在步骤S502中，在状态控制信号TM_IOCPM的第一个边沿，也即状态控制信号指示进入测试模式时，测试机台在数据线的第一部分提供测试数据“D”，并且在数据线的第二部分提供模式控制信号。其中模式控制信号的第一部分可以根据测试型态的要求来提供，而模式控制信号的第二部分被提供为指示不处于读-修改-写模式。接着，保持状态控制信号TM_IOCPM有效，以生成写测试向量和读测试向量。在这种情况下，所生成的写测试向量和读测试向量为“D”。之后，状态控制信号TM_IOCPM被设置为无效，从而使得存储器件退出测试模式。

[0141] 在步骤S504中，在状态控制信号TM_IOCPM的第二个边沿，测试机台在数据线的第一部分提供测试数据“D”，并且在数据线的第二部分提供模式控制信号。其中模式控制信号的第一部分保持与步骤S502中相同，而模式控制信号的第二部分被提供为指示处于读-修改-写模式。

[0142] 接着，保持状态控制信号TM_IOCPM有效，以生成写测试向量和读测试向量。在这种情况下，所生成的写测试向量为“/D”，而生成的读测试向量为“D”。在此期间，存储器件中的每个存储块被读出在步骤S502中写入的数据“D”，并且该读出信号“D”被与步骤S504中生成的读测试向量“D”进行比较，以确定每个存储块是否具有缺陷。然后，步骤S504中生成的写测试向量“/D”被写入每个存储块中。之后，状态控制信号TM_IOCPM被设置为无效，从而使得存储器件退出测试模式。

[0143] 在步骤S506中，在状态控制信号TM_IOCPM的第三个边沿，测试机台在数据线的第一部分提供测试数据“/D”，并且在数据线的第二部分提供模式控制信号。其中模式控制信号的第一部分保持与步骤S502中相同，而模式控制信号的第二部分被提供为指示处于读-修改-写模式。

[0144] 接着，保持状态控制信号TM_IOCPM有效，以生成写测试向量和读测试向量。在这种情况下，所生成的写测试向量为“D”，而生成的读测试向量为“/D”。在此期间，存储器件中的每个存储块被读出在步骤S504中写入的数据“/D”，并且该读出信号“/D”被与步骤S506中生成的读测试向量“/D”进行比较，以确定每个存储块是否具有缺陷。然后，步骤S506中生成的写测试向量“D”被写入每个存储块中。之后，状态控制信号TM_IOCPM被设置为无效，从而使得存储器件退出测试模式。

[0145] 在步骤S508中，在状态控制信号TM_IOCPM的第四个边沿，测试机台在数据线的第一部分提供测试数据“/D”，并且在数据线的第二部分提供模式控制信号。其中模式控制信号的第一部分可以根据测试型态的要求来提供，而模式控制信号的第二部分被提供为指示不处于读-修改-写模式。接着，保持状态控制信号TM_IOCPM有效，以生成写测试向量和读测试向量。在这种情况下，所生成的写测试向量和读测试向量为“/D”。之后，状态控制信号TM_IOCPM被设置为无效，从而使得存储器件退出测试模式。

[0146] 在步骤S510中，在状态控制信号TM_IOCPM的第五个边沿，测试机台在数据线的第一部分提供测试数据“/D”，并且在数据线的第二部分提供模式控制信号。其中模式控制信号的第一部分保持与步骤S508中相同，而模式控制信号的第二部分被提供为指示处于读-修改-写模式。

[0147] 接着，保持状态控制信号TM_IOCPM有效，以生成写测试向量和读测试向量。在这种情况下，所生成的写测试向量为“D”，而生成的读测试向量为“/D”。在此期间，存储器件中的每个存储块被读出在步骤S508中写入的数据“/D”，并且该读出信号“/D”被与步骤S510中生成的读测试向量“/D”进行比较，以确定每个存储块是否具有缺陷。然后，步骤S510中生成的写测试向量“D”被写入每个存储块中。之后，状态控制信号TM_IOCPM被设置为无效，从而使得存储器件退出测试模式。

[0148] 在步骤S512中，在状态控制信号TM_IOCPM的第六个边沿，测试机台在数据线的第一部分提供测试数据“D”，并且在数据线的第二部分提供模式控制信号。其中模式控制信号的第一部分保持与步骤S508中相同，而模式控制信号的第二部分被提供为指示处于读-修改-写模式。

[0149] 接着，保持状态控制信号TM_IOCPM有效，以生成写测试向量和读测试向量。在这种情况下，所生成的写测试向量为“/D”，而生成的读测试向量为“D”。在此期间，存储器件中的每个存储块被读出在步骤S510中写入的数据“D”，并且该读出信号“D”被与步骤S512中生成的读测试向量“D”进行比较，以确定每个存储块是否具有缺陷。然后，步骤S512中生成的写测试向量“/D”被写入每个存储块中。之后，状态控制信号TM_IOCPM被设置为无效，从而使得存储器件退出测试模式。

[0150] 上述步骤完成后，即利用March算法测试存储器件的过程结束。可以理解，在测试过程中，对存储器件中各个存储块的处理顺序(也即地址变化次序)可以由测试机台定义，采用任意所需的次序，例如由地址的高位到低位，由地址的低位到高位，或者交错变化，等等。

[0151] 可以看出，对于本申请实施例的用于测试存储器件的方法，其能够利用地址线来向受测存储块输入用于生成测试向量的测试数据，这就不需要在测试机台提供用于输入测试型态的数据通道；而测试结果可以由标识简并地表示并输出。这样，测试机台无需提供额外的数据通道来向被测的存储器件提供测试数据，同一测试机台上能够并行测试的存储器件数量可以大大增加，这有效减少晶圆测试的时间，并降低了测试成本。

[0152] 本申请的实施例可以通过硬件、软件或者软件和硬件的结合来实现。硬件部分可以利用专用逻辑来实现；软件部分可以存储在存储器中，由适当的指令执行系统，例如微处理器或者专用设计硬件来执行。

[0153] 应当注意，尽管在上文详细描述中提及了电路的若干模块或子模块，但是这种划分仅仅是示例性的而非强制性的。实际上，根据本申请的实施例，上文描述的两个或更多模块的特征和功能可以在一个模块中具体化。反之，上文描述的一个模块的特征和功能可以进一步划分为由多个模块来具体化。

[0154] 此外，尽管在附图中以特定顺序描述了本申请方法的操作，但是，这并非要求或者暗示必须按照该特定顺序来执行这些操作，或是必须执行全部所示的操作才能实现期望的结果。相反，流程图中描绘的步骤可以改变执行顺序。附加地或备选地，可以省略某些步骤，将多个步骤合并为一个步骤执行，和/或将一个步骤分解为多个步骤执行。那些本技术领域的一般技术人员可以通过研究说明书、公开的内容及附图和所附的权利要求书，理解和实施对披露的实施方式的其他改变。在权利要求中，措词“包括”不排除其他的元素和步骤，并且措辞“一”、“一个”不排除复数。在发明的实际应用中，一个零件可能执行权利要求中所引用的多个技术特征的功能。权利要求中的任何附图标记不应理解为对范围的限制。