半导体器件及其制造方法

摘要

本申请公开了一种半导体器件及其制造方法。一示例器件可以包括：衬底；以及在衬底上形成的栅堆叠，所述栅堆叠包括高K栅介质层和栅导体层，其中，栅导体层包括第一金属性材料层和第二金属性材料层以及夹于它们之间的铝Al层或者Al和其他金属或金属化合物的叠层。

权利要求

1.一种半导体器件，包括：

衬底；以及

在衬底上形成的栅堆叠，所述栅堆叠包括高K栅介质层和栅导体层，其中，栅导体层包括第一金属性材料层和第二金属性材料层以及夹于它们之间的铝Al层或者Al和其他金属或金属化合物的叠层，以及其中，第一金属性材料层和第二金属性材料层各自均具有一定的Al元素分布，从而它们各自的功函数相对于未包含Al元素时的功函数发生改变。

2.根据权利要求1所述的半导体器件，其中，第一金属性材料层和第二金属性材料层包括相同的金属性材料。

3.根据权利要求2所述的半导体器件，其中，所述金属性材料包括TiN。

4.根据权利要求1所述的半导体器件，其中，所述半导体器件为n型器件。

5.根据权利要求1所述的半导体器件，还包括：在衬底的表面上形成的界面层。

6.根据权利要求1所述的半导体器件，还包括：在高K栅介质层和栅导体层之间形成的栅介质保护层。

7.根据权利要求6所述的半导体器件，还包括：在栅介质保护层和栅导体层之间形成的刻蚀停止层。

8.根据权利要求7所述的半导体器件，其中，栅介质保护层包括TiN，刻蚀停止层包括TaN。

9.根据权利要求1所述的半导体器件，其中，Al层或者Al和其他金属或金属化合物的叠层具有0.5-20nm的厚度。

10.根据权利要求1所述的半导体器件，其中，第一金属性材料层和第二金属性材料层分别具有0.5-20nm的厚度。

11.一种制造半导体器件的方法，包括：

在衬底上依次形成高K栅介质层和栅导体层，并对它们进行构图以形成栅堆叠，其中，栅导体层包括第一金属性材料层和第二金属性材料层以及夹于它们之间的铝Al层或者Al和其他金属或金属化合物的叠层；以及对该半导体器件进行热处理，使得Al元素进入第一金属性材料层和第二金属性材料层中，以便改变它们各自的功函数。

12.根据权利要求11所述的方法，还包括：根据所需的栅堆叠有效功函数，选择第一金属性材料层和/或第二金属性材料层的材料和/或厚度、Al层或者Al和其他金属或金属化合物的叠层的厚度、和/或所述其他金属或金属化合物的材料和/或厚度。

13.根据权利要求11所述的方法，其中，根据所需的栅堆叠有效功函数，选择热处理的温度和/或时间。

14.根据权利要求11或13所述的方法，其中，在100-900℃下进行10秒-60分钟的热处理。

说明书

半导体器件及其制造方法

技术领域

[0001] 本公开涉及半导体领域，更具体地，涉及一种半导体器件及其制造方法。

背景技术

[0002] 随着大规模集成电路的晶体管特征尺寸的不断缩小，高K栅介质/金属栅结构逐渐替代传统的二氧化硅/多晶硅栅结构。为了适应器件的多阈值要求，一般采用双金属栅结构的设计。即，NMOSFET和PMOSFET采用具有不同功函数的金属性材料，从而其金属栅电极的有效功函数分别接近于硅衬底的导带边(～4.2eV)和价带边(～5.1eV)。

[0003] 希望能够更加有效地调节栅电极的有效功函数。

发明内容

[0004] 本公开的目的至少部分地在于提供一种半导体器件及其制造方法，以更有效地调节该半导体器件的栅电极的有效功函数。

[0005] 根据本公开的一个方面，提供了一种半导体器件，包括：衬底；以及在衬底上形成的栅堆叠，所述栅堆叠包括高K栅介质层和栅导体层，其中，栅导体层包括第一金属性材料层和第二金属性材料层以及夹于它们之间的铝Al层或者Al和其他金属或金属化合物的叠层。

[0006] 根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上依次形成高K栅介质层和栅导体层，并对它们进行构图以形成栅堆叠，其中，栅导体层包括第一金属性材料层和第二金属性材料层以及夹于它们之间的铝Al层或者Al和其他金属或金属化合物的叠层。

[0007] 根据本公开的示例性实施例，在栅堆叠特别是栅导体层中插入了Al层或者Al和其他金属或金属化合物的叠层。通过Al的扩散，可以调节栅堆叠的有效功函数，并因此可以实现半导体器件的多阈值调节。

附图说明

[0008] 通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

[0009] 图1-2是示出了根据本公开实施例的制造半导体器件的流程的简略示意图。

具体实施方式

[0010] 以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

[0011] 在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

[0012] 在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

[0013] 根据本公开的实施例，提供了一种半导体器件。该半导体器件可以包括在衬底上形成的栅堆叠。栅堆叠可以是高K栅介质层/金属性栅导体层的配置。根据一有利示例，在金属性栅导体层中插入有铝(Al)层或者Al和其他金属或金属化合物的叠层，以有效调节栅堆叠的有效功函数。在此，所谓“有效功函数”，是指栅堆叠(特别是，栅导体层)整体在电学性能上所表现出的功函数。

[0014] 在插入这种Al层或者Al和其他金属或金属化合物的叠层的情况下，栅导体层可以包括位于所述Al层或叠层之下的第一金属性材料层(可以是具有相应的第一功函数和/或能够防止Al向下扩散的材料)以及位于所述Al层或叠层之上的第二金属性材料层(可以是具有相应的第二功函数和/或能够防止Al向上扩散的材料)。在此，所谓“金属性材料”，是指表现出与金属相同或类似的电学性能(例如，功函数接近金属材料)的材料，例如金属材料、某些金属的氮化物如TiN等。利用Al向这些金属性材料层的扩散，可以有效地调节栅堆叠的有效功函数。第一金属性材料层和第二金属性材料层可以包括相同或不同的材料(并因此具有相同或不同的功函数，本领域技术人员可以选择它们各自的功函数和/或功函数的组合以扩大功函数的调节范围)。

[0015] 栅堆叠还可以包括其他层。例如，栅堆叠可以包括设于高K栅介质层和栅导体层之间的栅介质保护层和/或刻蚀停止层。该层或这些层在CMOS集成工艺中特别有利。

[0016] 根据本公开的其他实施例，提供了一种制造半导体器件的方法。该方法可以包括在衬底上依次形成高K栅介质层和栅导体层，并对它们进行构图以形成栅堆叠。栅导体层例如是上述的第一金属性材料层和第二金属性材料层夹着Al层或Al与其他金属或金属化合物的叠层的结构。本公开的技术可应用于先栅工艺，也可以应用于后栅工艺。在先栅工艺中，高K栅介质层和栅导体层可以通过例如淀积等工艺直接形成于衬底表面上，它们的构图例如可以通过光刻来实现。在后栅工艺中，高K栅介质层和栅导体层例如可以通过淀积等工艺形成于衬底上以填充栅侧墙之间由于去除牺牲栅堆叠而导致的空间，它们的构图例如可以通过平坦化处理如化学机械抛光(CMP)从而留于所述空间内来实现。

[0017] 根据本公开的实施例，可以选择第一金属性材料层和/或第二金属性材料层的材料和/或厚度、Al层或者Al和其他金属或金属化合物的叠层的厚度、和/或所述其他金属或金属化合物的材料和/或厚度等参数，以实现对栅堆叠的有效功函数的调节。由于这些参数的多种组合，可以实现多种有效功函数，并因此实现半导体器件的多阈值调节。

[0018] 为有效控制Al的扩散，根据一有利示例，可以对半导体器件进行热处理。可以根据所需的有效功函数，来选择热处理的温度和/或时间。这种热处理可以在多种合适的阶段进行。例如，可以在形成栅导体层中的各层之后就进行，或者在构图之后的其他时刻进行。

[0019] 本公开可以各种形式呈现，以下将描述其中一些示例。

[0020] 如图1所示，提供衬底1000。衬底1000可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。在此，以体硅衬底及硅系材料为例进行描述。但是需要指出的是，本公开不限于此。

[0021] 在衬底1000上，例如通过淀积，可以依次形成高K栅介质层1004、第一金属性材料层1010、Al层或Al与其他金属或金属化合物的叠层1012以及第二金属性材料层1014。例如，高K栅介质层1004可以包括HfO2等，厚度为约 第一金属性材料层1010可以包括TiN等，厚度为约0.5-20nm；Al层或Al与其他金属或金属化合物的叠层1012的厚度可以为约0.5-20nm，所述其他金属可以包括Ti等，所述金属化合物可以包括TiN、TaN等；第二金属性材料层1014可以包括与第一金属性材料层1010相同或不同的材料，如TiN等，厚度为约0.5-
20nm。

[0022] 这里需要指出的是，本领域技术人员知道多种适用的高K栅介质材料和金属性栅导体材料。例如，第一金属性材料和/或第二金属性材料本身的功函数可以接近所需的有效功函数，这样只需少量调节，就可以实现所需的有效功函数。

[0023] 另外，根据本公开的有利示例，为改善器件性能，还可以形成其他层。例如，可以在衬底1000的表面上通过淀积或热氧化形成界面层1002。界面层1002可以包括氧化物(例如氧化硅)，厚度为约 另外，在高K栅介质层1004和栅导体层(包括上述第一金属性材料层1010、Al层或Al与其他金属或金属化合物的叠层1012以及第二金属性材料层1014)之间，还可以形成栅介质保护层1006和/或刻蚀刻蚀停止层1008。例如，栅介质保护层1006可以包括TiN，厚度为约0.5-5nm；刻蚀停止层1008可以包括TaN，厚度为约0.5-8nm。一般地，栅介质保护层1006和刻蚀停止层1008在CMOS集成工艺中特别有用。例如，栅介质保护层1006可以防止上方的金属/金属性材料扩散到栅介质层1004中并因此引起介电常数发生变化以及栅漏电增大等问题。另外，刻蚀停止层1008可以用于在形成NFET和PFET的CMOS集成工艺中在刻蚀NFET区域中的PFET材料层时起作用。此外，在栅导体层上方，还可以形成其他层如多晶硅等(未示出)。可以按照设计，按需设置这些层中的一个或多个。

[0024] 接下来，如图2所示，例如通过光刻，将上述这些层构图为与栅堆叠相对应的图案，并因此形成栅堆叠。

[0025] 在形成栅堆叠之后，有多种方式来完成器件的制作。例如，可以该栅堆叠为掩模，进行晕圈(halo)和延伸区(extension)注入。然后，可以在栅堆叠两侧，形成侧墙1016。例如，侧墙1016可以通过在衬底上共形淀积一层氮化物(例如氮化硅)，并对该氮化物层进行选择性刻蚀如反应离子刻蚀(RIE)来形成。随后，可以栅堆叠和侧墙1016为掩模，进行源/漏注入。还可以进行退火处理，以激活注入的离子，并形成源/漏区。根据一示例，该半导体器件形成为n型器件。

[0026] 如图2所示，Al层或Al与其他金属或金属化合物的叠层1012中的Al可以向第一金属性材料层1010和第二金属性材料层1014扩散。根据有利示例，还可以对图2所示的结构进行热处理。例如，可以在约100-900℃下进行约10秒-60分钟的热处理。通过控制热处理的温度和/或时间，可以调节Al向金属性材料层中的扩散，以有效调节其功函数。热处理的具体温度和/或具体时间可以根据所需的有效功函数来选择。

[0027] 另外，可以选择第一金属性材料层和第二金属性材料层的材料和/或厚度、Al层或者Al和其他金属或金属化合物的叠层的厚度、和/或所述其他金属或金属化合物的材料和/或厚度，以控制Al的扩散。例如，可以根据Al在不同材料之间的不同扩散系数，可以选择不同材料的第一金属性材料层1010和第二金属性材料层1014，以控制Al的扩散方向和深度。

[0028] 另外，第一金属性材料层1010和/或第二金属性材料层1014还可以选择对Al的扩散系数小的材料，以充当Al向衬底或者上方的其他层的扩散阻挡层。

[0029] 这里需要指出的是，尽管以上描述了先栅工艺的示例，但是本公开不限于此。本公开的技术也可以应用于后栅工艺。

[0030] 有利地，本公开的技术与传统CMOS工艺兼容。因此，不需要引入新的材料和工艺，即可实现半导体器件(特别是NMOS)的有效功函数调节。具体地，根据本公开的示例，可以简单地通过调节栅导体中各层的材料和/或厚度、和/或后继热处理的温度和/或时间，来调节功函数。例如，可以通过第一金属性材料层和第二金属性材料层的材料和/或厚度，实现多阈值器件的制造。根据本公开的技术扩展性强。例如，可以通过在Al层与第一金属性材料层和/或Al层与第二金属性材料层之间插入其他金属或金属化合物层，可以实现更灵活的功函数调节。

[0031] 在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

[0032] 以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。