输出电路以及电压信号输出方法

摘要

公开了一种输出电路以及电压信号输出方法。输出电路包括：串联连接在高电势侧电源与输出节点之间的第一PMOS晶体管和第二PMOS晶体管；串联连接在低电势侧电源与输出节点之间的第一NMOS晶体管和第二NMOS晶体管；将第一偏置电压输出到连接到第二PMOS晶体管的栅极端子的第一偏置节点并且将第二偏置电压输出到连接到第二NMOS晶体管的栅极端子的第二偏置节点的偏置电压生成电路；抑制第一偏置电压的波动的第一偏置电压稳定电路和抑制第二偏置电压的波动的第二偏置电压稳定电路；以及检测使得第一偏置电压和第二偏置电压发生波动的信号改变并且控制第一偏置电压稳定电路和第二偏置电压稳定电路的控制电路。

权利要求

1.一种输出电路，包括：

第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管和所述第二PMOS晶体管串联连接在高电势侧电源与输出节点之间，所述第一PMOS晶体管连接到所述高电势侧电源侧，所述第二PMOS晶体管连接到所述输出节点侧；

第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管和所述第二NMOS晶体管串联连接在低电势侧电源与所述输出节点之间，所述第一NMOS晶体管连接到所述低电势侧电源侧，所述第二NMOS晶体管连接到所述输出节点侧；

偏置电压生成电路，配置成将第一偏置电压输出到连接到所述第二PMOS晶体管的栅极端子的第一偏置节点，并且将第二偏置电压输出到连接到所述第二NMOS晶体管的栅极端子的第二偏置节点；

第一偏置电压稳定电路，连接到所述第一偏置节点并且配置成抑制所述第一偏置电压的波动；

第二偏置电压稳定电路，连接到所述第二偏置节点并且配置成抑制所述第二偏置电压的波动；以及控制电路，配置成检测使得所述第一偏置电压和所述第二偏置电压发生波动的信号改变，并且配置成控制所述第一偏置电压稳定电路和所述第二偏置电压稳定电路的操作。

2.根据权利要求1所述的输出电路，其中

所述第一偏置电压稳定电路包括：

第一电流源，配置成将电流从所述高电势侧电源供给到所述第一偏置节点；

第二电流源，配置成将电流从所述第一偏置节点汇聚到所述低电势侧电源；

第一开关，配置成对所述第一电流源进行操作；以及

第二开关，配置成对所述第二电流源进行操作，并且

所述第二偏置电压稳定电路包括：

第三电流源，配置成将电流从所述高电势侧电源供给到所述第二偏置节点；以及第四电流源，配置成将电流从所述第二偏置节点汇聚到所述低电势侧电源；

第三开关，配置成对所述第三电流源进行操作；以及

第四开关，配置成对所述第四电流源进行操作。

3.根据权利要求2所述的输出电路，其中

所述第一开关是第五PMOS晶体管，所述第五PMOS晶体管的一端连接到所述高电势侧电源、并且对所述第五PMOS晶体管的栅极施加来自所述控制电路的第一控制信号，所述第一电流源是连接在所述第五PMOS晶体管与所述第一偏置节点之间的第五NMOS晶体管，并且对所述第五NMOS晶体管的栅极施加第一电压，所述第二开关是第六NMOS晶体管，所述第六NMOS晶体管的一端连接到所述低电势侧电源、并且对所述第六NMOS晶体管的栅极施加来自所述控制电路的第二控制信号，所述第二电流源是连接在所述第六NMOS晶体管与所述第一偏置节点之间的第六PMOS晶体管，并且对所述第六PMOS晶体管的栅极施加第二电压，所述第三开关是第七PMOS晶体管，所述第七PMOS晶体管的一端连接到所述高电势侧电源、并且对所述第七PMOS晶体管的栅极施加来自所述控制电路的第一控制信号，所述第三电流源是连接在所述第七PMOS晶体管与所述第二偏置节点之间的第七NMOS晶体管，并且对所述第七NMOS晶体管的栅极施加第三电压，所述第四开关是第八NMOS晶体管，所述第八NMOS晶体管的一端连接到所述低电势侧电源、并且对所述第八NMOS晶体管的栅极施加来自所述控制电路的第二控制信号，以及所述第四电流源是连接在所述第八NMOS晶体管与所述第二偏置节点之间的第八PMOS晶体管，并且对所述第八PMOS晶体管的栅极施加第一电压。

4.根据权利要求3所述的输出电路，其中

所述偏置电压生成电路包括：

分压电路，配置成输出所述第一电压、所述第三电压、以及所述第二电压，其中，所述第一电压是中心分压，所述第三电压是第一分压，以及所述第二电压是第二分压；

第一偏置电压输出电路，具有第三NMOS晶体管和第三PMOS晶体管，并且配置成将所述第一偏置电压输出到所述第一偏置节点，所述第三NMOS晶体管连接在所述高电势侧电源与所述第一偏置节点之间、并且对所述第三NMOS晶体管的栅极施加所述第一电压，所述第三PMOS晶体管连接在所述低电势侧电源与所述第一偏置节点之间、并且对所述第三PMOS晶体管的栅极施加所述第二电压；以及第二偏置电压输出电路，具有第四NMOS晶体管和第四PMOS晶体管，并且配置成将所述第二偏置电压输出到所述第二偏置节点，所述第四NMOS晶体管连接在所述高电势侧电源与所述第二偏置节点之间、并且对所述第四NMOS晶体管的栅极施加所述第三电压，所述第四PMOS晶体管连接在所述低电势侧电源与所述第二偏置节点之间、并且对所述第四PMOS晶体管的栅极施加所述第一电压。

5.根据权利要求1所述的输出电路，其中

所述控制电路包括：

第一重入输入信号电路，配置成检测在所述输出节点处的电压波动，并且配置成生成高电平偏移波动信号；

第二重入输入信号电路，配置成检测在所述输出节点处的电压波动，并且配置成生成低电平偏移波动信号；

第一控制部分，配置成以与所述高电平偏移波动信号的改变沿相对应的脉冲的形式，生成第一控制信号；以及第二控制部分，配置成以与所述低电平偏移波动信号的改变沿相对应的脉冲的形式，生成第二控制信号。

6.根据权利要求4所述的输出电路，其中

所述控制电路包括：

第一重入输入信号电路，配置成检测在所述输出节点处的电压波动，并且配置成生成高电平偏移波动信号；

第二重入输入信号电路，配置成检测在所述输出节点处的电压波动，并且配置成生成低电平偏移波动信号；

第一控制部分，配置成以与所述高电平偏移波动信号的改变沿相对应的脉冲的形式，生成第一控制信号；以及第二控制部分，配置成以与所述低电平偏移波动信号的改变沿相对应的脉冲的形式，生成第二控制信号。

7.根据权利要求5所述的输出电路，其中

所述第一重入输入信号电路包括：

降压PMOS晶体管，以及

逆变器，对在高电势侧电源电压与中间电压之间的电源电压进行操作，并且所述逆变器的阈值电压被设置为高，所述中间电压在所述高电势侧电源电压与低电势侧电源电压之间，并且所述第二重入输入信号电路包括：

降压NMOS晶体管，以及

逆变器，对在所述中间电压与所述低电势侧电源电压之间的电源电压进行操作，并且所述逆变器的阈值电压被设置为低。

8.根据权利要求6所述的输出电路，其中

所述第一重入输入信号电路包括：

降压PMOS晶体管，以及

逆变器，对在高电势侧电源电压与中间电压之间的电源电压进行操作，并且所述逆变器的阈值电压被设置为高，所述中间电压在所述高电势侧电源电压与低电势侧电源电压之间，并且所述第二重入输入信号电路包括：

降压NMOS晶体管，以及

逆变器，对在所述中间电压与所述低电势侧电源电压之间的电源电压进行操作，并且所述逆变器的阈值电压被设置为低。

9.根据权利要求1所述的输出电路，其中

所述控制电路包括：

第一控制部分，配置成以与被施加到所述第一PMOS晶体管的栅极的高电平偏移输出信号的改变沿相对应的脉冲的形式，生成第一控制信号；以及第二控制部分，配置成以与被施加到所述第一NMOS晶体管的栅极的低电平偏移输出信号的改变沿相对应的脉冲的形式，生成第二控制信号。

10.根据权利要求4所述的输出电路，其中

所述控制电路包括：

第一控制部分，配置成以与被施加到所述第一PMOS晶体管的栅极的高电平偏移输出信号的改变沿相对应的脉冲的形式，生成第一控制信号；以及第二控制部分，配置成以与被施加到所述第一NMOS晶体管的栅极的低电平偏移输出信号的改变沿相对应的脉冲的形式，生成第二控制信号。

11.一种电压信号输出方法，用于通过将两个PMOS晶体管串联连接在高电势侧电源与输出节点之间、将两个NMOS晶体管串联连接在低电势侧电源与所述输出节点之间、将第一偏置电压施加到所述两个PMOS晶体管中的连接到所述输出节点的PMOS晶体管的栅极、将第二偏置电 压施加到所述两个NMOS晶体管中的连接到所述输出节点的NMOS晶体管的栅极、以及将输出信号施加到另一个PMOS晶体管的栅极和另一个NMOS晶体管的栅极，输出具有等于或大于晶体管的耐压的幅度的信号，所述方法包括：检测使得所述第一偏置电压和所述第二偏置电压发生波动的信号改变，并且生成第一控制信号和第二控制信号；以及依照所述第一控制信号和所述第二控制信号，使得暂时激活第一偏置电压稳定电路和第二偏置电压稳定电路，所述第一偏置电压稳定电路和所述第二偏置电压稳定电路配置成降低供给所述第一偏置电压的第一偏置节点与高电势侧电源之间的阻抗、以及供给所述第二偏置电压的第二偏置节点与低电势侧电源之间的阻抗。

说明书

输出电路以及电压信号输出方法

技术领域

[0001] 所公开的技术涉及一种由低耐压晶体管所形成的高电压输出电路以及电压信号输出方法。

背景技术

[0002] 近年，在半导体器件中，随着接口(I/F)部分的速度的增加及其电压的降低，在先进技术处理中所制造的晶体管趋向于降低晶体管可以处理的电压。然而，基于不属于先进技术的标准所制造的大多数接口需要高电压。因此，使用由在先进技术处理中所制造的低耐压晶体管所形成的输出电路产生了高电压输出，并且在这种情况下引起了耐压不足的状态。

[0003] 结果，使用低耐压晶体管、通过对低耐压晶体管进行级联连接以分散被施加到晶体管的电压，形成了高电压输出电路。在这样的输出电路中，电平发生偏移的驱动信号被施加到一部分晶体管的栅极，并且同时，偏置电压被施加到其他晶体管的栅极。

[0004] 在输出电路中，来自输出节点的驱动信号和噪声对偏置电压产生影响并且使得偏置电压发生波动。如果偏置电压发生波动，则存在被施加到晶体管的电压超过耐压的情况，因此晶体管损坏。

[0005] 当在这样的输出电路中执行高频操作的情况下，当从输出端子看去时PMOS晶体管和NMOS晶体管所呈现的器件尺寸增大。因此，晶体管的栅极与漏极之间的电容也增加，并且在输出端子处的交流波动分量经由电容对节点的偏置电压产生很大影响。因为这点，偏置电压发生波动并且如果波动较大，则不再可以保证耐压。

[0006] 因此，旁路电容器被连接在偏置电压信号线与参考电压源(GND)之间，从而抑制了由于噪声所引起的偏置电压的波动。然而，通常，在LSI中所使用的电容器增加了LSI的尺寸，因此如果设置有大尺寸电容器，则LSI的尺寸增加；并且如果电容器的尺寸降低，则降低了电容，从而不可以足够地降低噪声。

[0007] 相关文献

[0008] [专利文献1]日本早期公开专利文献第2009-218680号

[0009] [专利文献2]日本早期公开专利文献第2011-250345号

[0010] [专利文献3]日本早期公开专利文献第2002-009608号

发明内容

[0011] 如上所述，难以仅通过在偏置电压信号线与参考电压源(GND)之间连接旁路电容器来足够地抑制偏置电压的波动。

[0012] 根据本实施例，公开了一种高压输出电路，在该高压输出电路中对低耐压晶体管进行级联连接，并且该高压输出电路适当地抑制了偏置电压的波动。

[0013] 根据实施例的第一方面，输出电路包括：第一PMOS晶体管和第二PMOS晶体管，该第一PMOS晶体管和第二PMOS晶体管串联连接在高电势侧电源与输出节点之间，第一PMOS晶体管连接到高电势侧电源侧并且第二PMOS晶体管连接到输出节点侧；第一NMOS晶体管和第二NMOS晶体管，该第一NMOS晶体管和第二NMOS晶体管串联连接在低电势侧电源与输出节点之间，第一NMOS晶体管连接到低电势侧电源侧并且第二NMOS晶体管连接到输出节点侧；偏置电压生成电路，配置成将第一偏置电压输出到连接到第二PMOS晶体管的栅极端子的第一偏置节点，并且将第二偏置电压输出到连接到第二NMOS晶体管的栅极端子的第二偏置节点；第一偏置电压稳定电路，连接到第一偏置节点并且配置成抑制第一偏置电压的波动；第二偏置电压稳定电路，连接到第二偏置节点并且配置成抑制第二偏置电压的波动；以及控制电路，配置成检测使第一偏置电压和第二偏置电压发生波动的信号改变，并且配置成控制第一偏置电压稳定电路和第二偏置电压稳定电路的操作。

[0014] 根据实施例的第二方面，一种电压信号输出方法，用于通过将两个PMOS晶体管串联连接在高电势侧电源与输出节点之间、将两个NMOS晶体管串联连接在低电势侧电源与输出节点之间、将第一偏置电压施加到两个PMOS晶体管中的连接到输出节点的PMOS晶体管的栅极、将第二偏置电压施加到两个NMOS晶体管中的连接到输出节点的NMOS晶体管的栅极、以及将输出信号施加到另一个PMOS晶体管的栅极和另一个NMOS晶体管的栅极，输出具有等于或大于晶体管的耐压的幅度的信号，该方法包括：检测使得第一偏置电压和第二偏置电压发生波动的信号改变，并且生成第一控制信号和第二控制信号；以及依照第一控制信号和第二控制信号，使得暂时激活第一偏置电压稳定电路和第二偏置电压稳定电路，第一偏置电压稳定电路和第二偏置电压稳定电路配置成降低供给第一偏置电压的第一偏置节点与高电势侧电源之间的阻抗、以及供给第二偏置电压的第二偏置节点与低电势侧电源之间的阻抗。

附图说明

[0015] 图1是示出了一般的输出电路的配置的图；

[0016] 图2是示出了图1所示的偏置电压生成电路的电路配置的图；

[0017] 图3是用于说明在由于来自输出节点的噪声等所引起的在偏置节点处的电压波动的情况下，由于返回力(return force)的差异所引起的波动绝对值的降低的图；

[0018] 图4是示出了第一实施例的输出电路的配置的图；

[0019] 图5A至图5E是各自示出了在图4所示的第一实施例的输出电路中、当在I/O总线端子BUS处的信号(电压)在低电平(GND)与高电平(VDD)之间发生改变的情况下，在各个部分处的电压改变的时间图；

[0020] 图6是示出了第二实施例的输出电路的配置的图；以及

[0021] 图7是示出了第一实施例的输出电路的修改例的概念的图。

具体实施方式

[0022] 在说明实施例的输出电路之前，将说明由低耐压晶体管所形成的并且输出高电压信号的一般输出电路。

[0023] 图1是示出了一般输出电路的配置的图。

[0024] 应理解在图1的电路中，每个晶体管的耐压的限制为电源电压VDD(例如，10V)的一半，即，VDD/2+α(例如，5.5V)，并且如果如VDD一样大的电压被施加在漏极与源极之间，则晶体管损坏。考虑下述情况：在情况中，输出电路由一般的逆变器构成，在该逆变器中，PMOS晶体管(在下文中，称为PTr)和NMOS晶体管(在下文中，称为NTr)串联连接在VDD与GND(0V)之间。在这种情况下，当输出低(L)电平(GND)时，如VDD一样大的电压被施加到PTr；并且当输出高(H)电平(VDD)时，如VDD一样大的电压被施加到NTr；以及作为结果每个器件损坏。

[0025] 因此，如图1所示地形成输出电路。输出电路具有输出部分1。输出部分1具有串联连接在高电势侧电源端子2与低电势侧电源端子3之间的两个PTr1和PTr2以及两个NTr1和NTr2。在此，假定在高电势侧电源端子2处的电压为VDD，并且假定在低电势侧电源端子3处的电压为0V(GND)。每个晶体管的沟道的基底连接到源极。PTr1和PTr2的连接节点Nout连接到输出端子(节点)out。输出端子out可以是总线端子。在输出端子是总线端子的情况下，还产生了来自输出电路的输出，因此在提及输出端子(节点)的情况下，假定输出端子还包括总线端子(节点)。

[0026] PTr1的栅极连接到缓冲器(逆变器)4的输出节点N3，并且NTr1的栅极连接到缓冲器5的输出节点N4。缓冲器4执行控制，使得被输出到输出节点N3的信号的电压在VDD/2与VDD之间发生改变；并且缓冲器5执行控制，使得被输出到输出节点N4的信号的电压在GND与VDD/2之间发生改变。换言之，在N3和N4处的信号是在使用VDD/2和GND作为电源电压并且将其电平转换为GND与VDD之间的电压的电路中所生成的输出信号。

[0027] PTr2的栅极和NTr2的栅极连接到偏置电压生成电路6的输出偏置节点N5和N6。在N5处的电压为Vbiasp＝VDD/2–Vth，并且在N6处的电压为Vbiasn＝VDD/2+Vth。例如，如果假定Vth＝0.3V并且VDD/2＝5V，则Vbiasp＝4.7V并且Vbiasn＝5.3V，以及PTr2和NTr2一直处于导通状态。由于这点，PTr2将在节点N1处的电势固定为VDD/2，其从Vbiasp提升了与Vth相对应的量。NTr2将在节点N2处的电势固定为VDD/2，其从Vbiasn降低了与Vth相对应的量。

[0028] 在Nout＝0V的输出时，VDD–VDD/2＝VDD/2的电压被加到PTr1的源极与漏极之间，并且VDD/2–0V＝VDD/2的电压被施加到PTr2的源极与漏极之间，两者均等于或小于耐压。NTr1和NTr2的源极与漏极之间的电压均为0V。在Nout＝VDD的输出时，VDD/2–0V＝VDD/2的电压被加在NTr1的源极与漏极之间，并且VDD–VDD/2＝VDD/2的电压被施加在NTr2的源极与漏极之间，两者均等于或小于耐压。PTr1和PTr2的源极与漏极之间的电压均为0V。

[0029] 如上所述，即使在0与VDD之间发生改变的信号被输出到Nout，也可以防止输出部分1的PTr1和PTr2以及NTr1和NTr2的耐压变为不足。

[0030] 关于由偏置电压生成电路6所输出的偏置电压的设置，足以依照晶体管的耐压适当地执行设置。

[0031] 当在图1的输出电路中执行高频操作的情况下，期望将当从输出端子out看去时PTr2和NTr2所呈现的器件尺寸设置为大。因为这点，晶体管的栅极与漏极之间的电容随之变大，并且经由该电容，在节点Nout处的交流波动分量以过大而难以被忽视的幅度传播到偏置电压输出电路的输出偏置节点N5和N6。由于这点，在N5和N6处的电压发生波动，并且如果波动较大，则在节点N1和N2处的电势也发生波动，从而不再可以保证被施加到晶体管的电压等于或小于耐压。

[0032] 因此，在图1的电路中，旁路电容器C1和C2被连接在输出偏置节点N5和N6与GND之间。通过设置旁路电容器C1和C2，降低了在输出偏置节点N5和N6处所产生的噪声幅度。

[0033] 电容值越大，则旁路电容器C1和C2使得噪声的幅度降低地越多，然而，通常如果在LSI中所设置的电容器的电容值增加，则其尺寸也增加，因此尺寸影响成为问题。

[0034] 图2是示出了图1所示的偏置电压生成电路6的电路配置的图。

[0035] 偏置电压生成电路6具有分压电路7和偏置电压输出电路8。分压电路7具有串联连接在高电势侧电源端子2与低电势侧电源端子3之间的电阻器R1、NTr3、PTr3、NTr4、PTr4、以及电阻器R2。R1与NTr3之间的连接节点为节点N8，PTr3与NTr4之间的连接节点为节点N7，以及PTr4与电阻器R2之间的连接节点是节点N9。假定电阻器R1的电阻值与电阻器R2的电阻值相等，以及PMOS晶体管的阈值与NMOS晶体管的阈值相等并且为Vth。分压电路7从节点N7输出中心分压VDD/2、从节点N8输出第一分压VDD/2+2Vth、以及从节点N9输出第二分压VDD/2–2Vth。

[0036] 偏置电压输出电路8具有：第一偏置电压输出电路，配置成输出第一偏置电压；以及第二偏置电压输出电路，配置成输出第二偏置电压。第一偏置电压输出电路具有串联连接在高电势侧电源端子2与低电势侧电源端子3之间的NTr5和PTr5。NTr5的栅极端子连接到分压电路7的节点N7，并且对其施加中心分压VDD/2。PTr5的栅极端子连接到分压电路7的节点N9，并且对其施加第二分压VDD/2–2Vth。NTr5和PTr5的连接节点连接到输出偏置节点N5并且输出第一偏置电压VDD/2–Vth。

[0037] 第二偏置电压输出电路具有串联连接在高电势侧电源端子2与低电势侧电源端子3之间的NTr6和PTr6。NTr6的栅极端子连接到分压电路7的节点N8，并且对其施加第一分压VDD/2+2Vth。PTr6的栅极端子连接到节点N7，并且对其施加中心分压VDD/2。NTr6和PTr6的连接节点连接到输出偏置节点N6并且输出第二偏置电压VDD/2+Vth。

[0038] 图2所示的偏置电压生成电路6的第一偏置电压输出电路和第二偏置电压输出电路经由漏极接地的晶体管输出偏置电压，因此相对于在输出偏置节点处的电压波动自发地返回到恒定状态。例如，在输出偏置节点N5在正(+)方向上发生波动的情况下，PTr5中的栅极到源极电压Vgs暂时地增加，以及与在恒定状态中相比，漏极到源极电流Ids增加。此电流增加发挥作用以使向+倾斜的偏置节点返回到恒定状态，因此操作从波动状态自发地返回。对于在负(-)方向上的改变，使作用反向，并且类似地操作从波动返回到原始状态。以这种方式，偏置电压输出电路进行操作以使波动偏置电压返回到原始电平，因此抑制了偏置电压的波动。

[0039] 在返回方向上发挥作用的力(驱动力)依赖于输出晶体管的W/L比例(W：栅极宽度，L：栅极长度)，并且W/L越大，则相对于波动的返回力越强，然而，出现了恒定电流反向地增加的问题。在下文中，为了简化说明，返回力强(即，W/L大)的状态表示为偏置节点阻抗低，并且返回力弱(即，W/L小)的状态表示为偏置节点阻抗高。

[0040] 以上所述的返回操作是由偏置电压节点自身的波动所触发的。因为这点，在返回力强的情况下，在电压波动期间返回操作发挥作用，并且降低波动的绝对值；然而，当返回力弱时，在波动终止之后执行返回操作，因此从降低波动的绝对值的角度来看，结果与未采取措施的状态相同。

[0041] 图3是用于说明在由于来自输出节点的噪声等所引起的在偏置节点处的电压波动的情况下，由于返回力的差异所引起的波动绝对值的降低的图。

[0042] 在图3中，虚线P指示在偏置电压输出电路的返回力(驱动力)强的情况下在偏置节点处的电压波动，并且实线Q指示在返回力(驱动力)弱的情况下在偏置节点处的电压波动。

[0043] 从观察器件的耐压的角度来看，尽可能地抑制在偏置节点处的波动的绝对值，并且期望返回力(驱动力)强。

[0044] 如之前所述，在图1的输出电路中，在执行高频操作的情况下，期望从输出端子out看去时PTr2和NTr2所呈现的器件尺寸增加。然而，因为这点，晶体管的栅极与漏极之间的电容也随之增加，并且在节点Nout处的交流波动分量经由电容以过大而难以被忽视的幅度传播到偏置电压输出电路的输出偏置节点N5和N6。因为这点，在N5和N6处的电压发生波动，并且如果波动较大，则在节点N1和N2处的电势也发生波动，以及不再可以保证被施加到晶体管的电压等于或小于耐压。

[0045] 如之前所述，当在偏置电压生成电路中所包括的偏置电压输出电路中，相对于在偏置节点处的上述电压波动采取测量的情况下，降低偏置节点的阻抗，并且通过牺牲恒定电流使得电压波动快速停止。然而，在高速操作时，信号的转换速率变得急剧，因此在偏置节点处的波动也变得急剧，并且不可能观察到器件的耐压，除非使电路快速地执行返回操作以使得在偏置节点处的电压波动期间返回力发挥作用。换言之，期望在高速操作时，偏置节点阻抗降低与快速返回操作相对应的量。在这种情况下，伴随着偏置节点阻抗降低恒定电流增加，因此期望抑制恒定电流。

[0046] 图4是示出了第一实施例的输出电路的配置的图。

[0047] 以下述情况为前提：形成第一实施例的输出电路的每个晶体管的耐压的限制是电源电压VDD(例如，10V)的一半，即，VDD/2+α(例如，5.5V)，并且如果如VDD一样大的电压被施加到漏极与源极之间，则晶体管损坏。

[0048] 第一实施例的输出电路使用I/O端子BUS的重入(reentry)输入以检测在端子BUS处的电压波动。

[0049] 第一实施例的输出电路具有输出部分1、缓冲器4和缓冲器5、分压电路7、第一偏置电压输出电路8A以及第二偏置电压输出电路8B。第一实施例的输出电路还具有第一偏置电压稳定电路11A、第二偏置电压稳定电路11B、重入输入电路12、以及控制电路13。分压电路7、第一偏置电压输出电路8A以及第二偏置电压输出电路8B形成了偏置电压生成电路6。

[0050] 输出部分1以及缓冲器4和缓冲器5与图1所示的输出电路中的相同，并且输出部分1的PTr2和NTr2的连接节点连接到I/O总线端子BUS。分压电路7与图2所示的分压电路相同。省略输出部分1、缓冲器4和缓冲器5、以及分压电路7的说明。

[0051] 第一偏置电压输出电路8A和第二偏置电压输出电路8B将偏置节点N5和N6即使在空闲状态也保持为期望的电压。第一偏置电压输出电路8A和第二偏置电压输出电路8B与图2的偏置电压输出电路8中所包括的第一偏置电压输出电路和第二偏置电压输出电路相同，然而，不同之处在于降低了W/L比例并且降低了恒定电流。省略了第一偏置电压输出电路8A和第二偏置电压输出电路8B的具体电路结构的说明。

[0052] 第一偏置电压稳定电路11A具有PMOS晶体管PTr11、NMOS晶体管NTr11、PMOS晶体管PTr12、以及NMOS晶体管NTr12。PTr11和NTr11串联连接在高电势侧电源(VDD)与连接到偏置节点N5的端子之间，以及PTr11连接到VDD并且NTr11连接到与偏置节点N5相连接的端子。NTr12和PTr12串联连接在低电势侧电源(GND)与连接到偏置节点N5的端子之间，以及NTr12连接到GND并且PTr12连接到与偏置节点N5相连接的端子。来自控制电路13的第一控制信号被施加到PTr11的栅极，并且来自分压电路7的中心分压被施加到NTr11的栅极。来自控制电路13的第二控制信号被施加到NTr12的栅极，并且来自分压电路7的第三分压被施加到PTr12的栅极。

[0053] 第二偏置电压稳定电路11B具有PMOS晶体管PTr13、NMOS晶体管NTr13、PMOS晶体管PTr14、以及NMOS晶体管NTr14。PTr13和NTr13串联连接在VDD与连接到偏置节点N6的端子之间，以及PTr13连接到VDD并且NTr13连接到与偏置节点N6相连接的端子。NTr14和PTr14串联连接在GND与连接到偏置节点N6的端子之间，以及NTr14连接到GND并且PTr14连接到与偏置节点N5相连接的端子。来自控制电路13的第一控制信号被施加到PTr13的栅极，并且来自分压电路7的第一分压被施加到NTr13的栅极。来自控制电路13的第二控制信号被施加到NTr14的栅极，并且来自分压电路7的中心分压被施加到PTr14的栅极。

[0054] 增加形成第一偏置电压稳定电路11A的PTr11、NTr11、PTr12、以及NTr12的W/L比例，因此增加了驱动力的幅度。类似地，增加形成第二偏置电压稳定电路11B的PTr13、NTr13、PTr14、以及NTr14的W/L比例，因此增加了驱动力的幅度。

[0055] 在第一偏置电压稳定电路11A中，当PTr11接通时，NTr11的源极连接到节点N5，因此如果在节点N5处的电压降低，则从VDD对节点N5提供电源，从而抑制了在节点N5处电压的下降。类似地，当NTr12接通时，PTr12的源极连接到节点N5，因此如果在节点N5处的电压增加，则从GND对节点N5提供电源，从而抑制了在节点N5处电压的增加。如上所述，因为PTr11、NTr11、PTr12、以及NTr12的W/L比例较大，所以第一偏置电压稳定电路11A的返回力(驱动力)强，并且强烈地抑制了在节点N5处的电压波动。当PTr11或NTr12关断时，在第一偏置电压稳定电路11A中没有恒定电流流动。如上所述，在第一偏置电压稳定电路11A中，PTr11和NTr12用作依照第一控制信号和第二控制信号的开关，并且当第一控制信号和第二控制信号激活时进入操作状态，然后当在其他情况下停止操作。

[0056] 类似地，在第二偏置电压稳定电路11B中，PTr13和NTr14用作开关。当PTr13接通时，NTr13的源极连接到节点N6，因此如果在节点N6处的电压降低，则从VDD对节点N6提供电源，从而抑制了在节点N6处电压的下降。类似地，当NTr14接通时，PTr14的源极连接到节点N6，因此如果在节点N6处的电压增加，则从GND对节点N6提供电源，从而抑制了在节点N6处电压的增加。如上所述，因为PTr13、NTr13、PTr14、以及NTr14的W/L比例较大，所以第二偏置电压稳定电路11B的返回力(驱动力)强，并且强烈地抑制了在节点N6处的电压波动。当PTr13或NTr14关断时，在第二偏置电压稳定电路11B中没有恒定电流流动。如上所述，在第二偏置电压稳定电路11B中，PTr13和NTr14用作依照第一控制信号和第二控制信号的开关，并且当第一控制信号和第二控制信号激活时进入操作状态，然后当在其他情况下停止操作。

[0057] 重入输入电路12具有使用I/O总线端子BUS作为输入的两个重入部分，即，第一重入部分和第二重入部分。第一重入部分具有降压PMOS晶体管PTr21和逆变器14，逆变器14对在VDD/2与VDD之间的电源执行操作，并且逆变器14的阈值电压被设置为高。对PTr21的栅极施加VDD/2–Vth，PTr21的源极连接到I/O总线端子BUS，以及PTr21的漏极连接到逆变器14的输入。第二重入部分具有降压NMOS晶体管NTr21和逆变器15，逆变器15对在GND与VDD/2之间的电源执行操作，并且逆变器15的阈值电压被设置为低。对NTr21的栅极施加VDD/2+Vth，NTr21的源极连接到I/O总线端子BUS，以及NTr21的漏极连接到逆变器15的输入。

[0058] 控制电路13具有第一控制部分和第二控制部分。第一控制部分具有缓冲器串(string)以及XNOR门16，该缓冲器串包括对在VDD/2与VDD之间的电源进行操作的三个缓冲器。缓冲器串对逆变器14的输出进行延迟。XNOR门16生成逆变器14的输出与逆变器14的延时输出的异或的非，并且将非输出到节点N25作为第一控制信号。由第一重入部分和第一控制部分所生成的第一控制信号是下述信号：该信号从在I/O总线端子BUS处的重入信号发生改变的瞬间起的固定的时间段变为激活(L电平)。缓冲器串的输出被输出到重入核心输出端子X1作为第一重入信号。

[0059] 第二控制部分具有缓冲器串以及XNOR门17，该缓冲器串包括对在GND与VDD/2与之间的电源进行操作的三个缓冲器。缓冲器串对逆变器15的输出进行延迟。XOR门17生成逆变器15的输出与逆变器15的延时输出的异或，并且将异或输出到节点N26作为第二控制信号。由第二重入部分和第二控制部分所生成的第二控制信号是下述信号：该信号从在I/O总线端子BUS处的重入信号发生改变的瞬间起的固定的时间段变为激活(H电平)。缓冲区串的输出被输出到重入核心输出端子X2作为第二重入信号。

[0060] 结果，第一偏置电压稳定电路11A和第二偏置电压稳定电路11B接收第一控制信号和第二控制信号，并且从在I/O总线端子BUS处的电压发生改变的瞬间起的固定的时间段进入操作状态。

[0061] 图5A至图5E是各自示出了图4所示的第一实施例的输出电路中、当I/O总线端子BUS处的信号(电压)在低电平(GND)与高电平(VDD)之间发生改变的情况下，在各个部分处的电压改变的时间图。在图5A至图5E中，水平轴表示时间，而垂直轴表示电压(V)。图5A示出了在端子BUS处的信号。在图5B中，实线指示在N21处的信号，而虚线指示在N22处的信号。在图5C中，实线指示在N23处的信号，而虚线指示在N24处的信号。在图5D中，实线指示在N25处的信号，而虚线指示在N26处的信号。在图5E中，实线指示在第一实施例的输出电路中的N5处的电压波动，而虚线指示在图1和图2中的输出电路中的N5处的电压波动。

[0062] 在下文中，通过采取在图5A至图5E中的I/O总线端子BUS处的上升信号作为示例，说明图4中的电路的操作和期望的阈值。

[0063] 如在图5A中，在进行输入操作或输出操作时，端子BUS在0V与VDD之间发生改变，并且交流波动分量作为在正(+)方向上的波动、经由在输出电路上的PTr2与NTr2的栅极到漏极电容传播到偏置节点N5和N6。

[0064] 另一方面，在端子BUS处的信号传播到重入输入电路12，该信号通过降压器件PTr21作为在VDD/2与VDD之间的电压信号被输出到节点N21，并且通过降压器件NTr21作为在GND与VDD/2之间的电压信号被输出到节点N22。分别地，在节点N21处的信号进入以相同的电势进行操作的重入输入初始级逆变器14的栅极，并且在节点N22处的信号进入以相同的电势进行操作的重入输入初始级逆变器15的栅极。图5B示出了这些信号。逆变器14和逆变器15对各个输入信号进行反转和输出。

[0065] 此时，如图5C所示，在端子BUS处的信号从GND改变到VDD，因此以接近于GND的电源电压进行操作的逆变器15比逆变器14更早地对在端子BUS处的信号波动做出响应。由于这点，作为结果，与在GND与VDD/2之间的电源的信号路径有关的第二控制部分的控制处理的速度增加。可以通过将逆变器15的阈值电压设置为低进一步增加响应速度。关于在端子BUS处的下降信号，这对于以接近于VDD的电压进行操作的逆变器14也为真。在这种情况下，通过将逆变器14的阈值电压设置为稍高，可以使得随后的第一控制部分的响应速度增加更多。

[0066] XNOR 16将逆变器14的输出信号(在N23处的信号)与延迟信号的异或的非输出到N25，该延迟信号是被延迟了固定的时间段的逆变器14的输出信号。XOR 17将逆变器15的输出信号(在N24处的信号)与延迟信号的异或输出到N26，该延迟信号是被延迟了固定的时间段的逆变器15的输出信号。图5D示出了在N25处的第一控制信号和在N26处的第二控制信号。第一控制信号和第二控制信号是第一偏置电压稳定电路11A和第二偏置电压稳定电路11B的操作控制信号，并且被提供给PTr11和PTr13以及NTr12和NTr14的栅极。

[0067] 响应于此，PTr11和PTr13以及NTr12和NTr14从在端子BUS处的波动检测信号(在N23和N24处的信号)被反转时起变为激活，直到缓冲器串的输出信号被反转为止。换言之，PTr11和PTr13以及NTr12和NTr14在与缓冲器串的延迟时间相对应的时间段期间变为激活。由于这点，通过暂时地降低偏置节点N5与电源VDD之间的阻抗以及偏置节点N6与GND之间的阻抗，可以瞬间地使波动停止。然后，在固定的时间段(延迟时间)之后，第一控制信号和第二控制信号再次切换到未激活(关断)状态。因为这点，作为结果，执行停止在第一偏置电压稳定电路11A和第二偏置电压稳定电路11B的激活状态中所生成的电流的操作。

[0068] 如上所述，当通过上升信号导致在端子BUS处的波动时，以在GND与VDD/2之间的电源电压进行操作的信号路径(第二重入输入部分和第二控制部分)首先对波动做出响应。因为这点，第一偏置电压稳定电路11A和第二偏置电压稳定电路11B的控制信号中的第二控制信号(在N26处的信号)在端子BUS处的信号开始上升之后立即对波动做出响应，并且接通NTr12和NTr14。响应于此，引起下述状态(激活状态)：在该状态中，通过PTr12和PTr14而漏极接地的电路首先进行操作。如图2所示地，通过PTr12和PTr14而漏极接地的电路在使得在偏置节点N5和N6处的正波动返回到恒定状态的力方面是优良的。因为这点，通过PTr12和PTr14而漏极接地的电路进入下述状态：在该状态中，可以快速地解决由在端子BUS处的上升信号所导致的在偏置节点处的正方向上的波动。

[0069] 另一方面，在以VDD/2与VDD之间的电源电压进行操作的信号路径(第一重入输入部分和第一控制部分)中生成第一控制信号(在N25处的信号)。因为这点，依赖于转换速率，PTr11和PTr13关于在端子BUS处的上升信号轻微延迟地接通。然而，此控制与在NTr11和NTr13的漏极接地电路侧的控制有关，并且仅使得它们接通，以相对于通过PTr12和PTr14从在正方向上的波动返回所导致的摇摆采取措施。因为这点，即使PTr12和PTr14的控制在NTr11和NTr13变为激活之后延迟地变为激活，实际上也未发生问题。

[0070] 如上所述，即使为了降低节点N5和N6的电源阻抗、通过一系列操作使得第一偏置电压稳定电路11A和第二偏置电压稳定电路11B进入操作状态(接通状态)，结果也将是仅暂时地增加恒定电流。按照上述方式，实现了从在偏置节点N5和N6的电压波动的快速恢复，而同时将恒定电流中的增加抑制到最小。

[0071] 在图5E中，通过虚线示出了图1和图2中的输出电路中在N5处的电压波动，然而，通过实线示出了在第一实施例的输出电路中在N5处的电压波动。由此，可以识别出在第一实施例中抑制在偏置节点处电压波动的效果。

[0072] 在第一实施例的输出电路中，通过添加重入输入电路12和控制电路13、具体地通过添加降压器件PTr21和NTr21，为端子BUS添加了寄生电容。存在寄生电容的添加影响高速操作的可能性，然而，由降压器件的添加所导致的寄生电容最多为大约数十fF，因此基本上不会影响在大约数百Mhz处的I/O输入/输出操作，并且将不会产生问题。

[0073] 图6是示出了第二实施例的输出电路的配置的图。

[0074] 第二实施例的输出电路使用输出部分1的前级中的缓冲器4和5的输出，以用于检测在输出端子OUT处的电压波动。

[0075] 第二实施例的输出电路具有与第一实施例的输出电路的配置类似的配置，然而，不同之处在于：重入输入被改变为在输出部分1的前级中的缓冲器4和5的输出，因此未设置重入输入。

[0076] 缓冲器4的输出具有在VDD/2–Vth与VDD之间的波动范围，并且缓冲器5的输出具有在GND与Vth+VDD/2之间的波动范围。因为这点，缓冲器4的输出如原样地被用作控制电路13的第一控制部分的输入，并且缓冲器5的输出如原样地被用作控制电路13的第二控制部分的输入。

[0077] 不同于第一实施例，在第二实施例的输出电路中，第一偏置电压稳定电路11A和第二偏置电压稳定电路11B仅在输出操作期间进行操作，因此其仅被施加到输入端子。然而，紧接在输出端子OUT的电压波动之前，第一偏置电压稳定电路11A和第二偏置电压稳定电路11B进入操作状态，因此与第一实施例相比可以改进响应。此外，存在下述优点：可以如在第一实施例中一样，省略用于设置逆变器14和15的时间和精力以及每次准备并且调整其阈值。

[0078] 除了以上提及的方面之外，第二实施例的输出电路的操作与第一实施例的输出电路的操作相同，因此省略说明。

[0079] 图7是示出了第一实施例的输出电路的修改例的概念的图。

[0080] 在图4所示的第一实施例的输出电路中，第一偏置电压稳定电路11A和第二偏置电压稳定电路11B的PTr11、NTr12、PTr13、以及NTr14用作开关。此外，NTr11、PTr12、NTr13、以及PTr14可以说是“电流源”，当在偏置节点N5和N6处发生电压波动时，其发挥作用以提供来自VDD电源的电流，或将电流汇聚(sink)到GND。因为这点，可以通过如图7所示的电流源31至34表示NTr11、PTr12、NTr13、以及PTr14。

[0081] 电流源31至34的操作与第一实施例中的相同。在响应于由上升信号所导致的在端子BUS处的波动，偏置节点N5和N6在正方向上发生波动的情况下，NTr12和NTr14立即对此做出响应，并且使得将电流从N5和N6汲取(汇聚)到GND的电流源32和34进入操作(激活)状态。由于这点，抑制了在N5和N6处的电压波动。相反地，对于由下降信号所导致的波动，PTr11和PTr13立即做出响应，并且使得将电流从VDD电流源提供给N5和N6的电流源31和33进入操作(激活)状态。由于这点，抑制了在N5和N6处的电压波动。

[0082] 此外，可以将分压电路7、第一偏置电压输出电路8A以及第二偏置电压输出电路8B表示为偏置电压生成电路6。

[0083] 换言之，第一偏置电压稳定电路11A和第二偏置电压稳定电路11B可以是下述电路：其操作状态分别地由两个电流源通过第一控制信号和第二控制信号所控制，这两个电流源从VDD电源提供电流或将电流汇聚到GND。此外，偏置电压生成电路6可以具有偏置节点N5和N6处的电压保持在空闲状态的任何配置。

[0084] 图7示出了第一实施例的输出电路的修改例的概念，然而，还存在第二实施例的输出信号的修改例的概念。

[0085] 如上所述，在第一实施例和第二实施例、及其修改例中，使用紧接在来自输出部分的前级中的缓冲器或端子的重入输入之后的信号，检测到导致在偏置节点处的电压发生波动的波动。根据所检测到的波动，使得偏置电压稳定电路暂时地进行操作，并且因此抑制了在偏置节点处的电压波动。

[0086] 由于这点，改进了抑制在偏置节点处的电压波动的效果，而同时将恒定电流的增加抑制到最小。

[0087] 此外，在图1和图2所示的输出电路中，为了抑制过大而难以仅通过偏置电压生成电路的措施而处理的电压波动，辅助地使用需要较大面积的旁路电容器。在第一实施例和第二实施例、及在其修改例中，依照需要设置了旁路电容器，然而，可以相当程度上降低电容值。由于这点，可以抑制电路面积的增加。