消除控制逻辑延时的片上振荡器电路

摘要

本发明公开了消除控制逻辑延时的片上振荡器电路，所述片上振荡器电路主要包括有第一参考电压、第二参考电压、第一充放电电流、第一充放电开关组、第一充放电电容、第一比较器以及控制逻辑；第一充放电电容支路还串接一个第一开关管，该第一开关管处于开状态，且开启信号的电压和电源电压正相关。本发明可以消除控制逻辑延时对时钟频率电压系数和温度系数的影响，特别是在时钟频率高，以及时钟频率范围变化大的场合，并且实现成本低，电路结构简单，易于实现。

权利要求

1.一种消除控制逻辑延时的片上振荡器电路，其特征在于所述片上振荡器电路主要包括有第一参考电压、第二参考电压、第一充放电电流、第一充放电开关组、第一充放电电容、第一比较器以及控制逻辑；其中第一参考电压电连接至第一比较器的输入端，第一充放电电容支路的上端连接至第一比较器的另一输入端，第一充放电电容的下端连接至参考地；

控制逻辑控制第一充放电开关组使用第一充放电电流对第一充放电电容充和/或放电，使得第一充放电电容的上极板电压在第一参考电压和第二参考电压之间来回变化，第一比较器输出振荡信号；第一充放电电容支路还串接一个第一开关管，该第一开关管处于开状态，且开启信号的电压和电源电压正相关。

2.如权利要求1所述的消除控制逻辑延时的片上振荡器电路，其特征在于所述第一开关管的大小，开关管两端的电压随电源电压变化绝对值与参考电压的比值，是延迟时间之和的绝对值与第一充放电电容充电或放电所需时间的比值的80％～120％。

3.如权利要求1所述的消除控制逻辑延时的片上振荡器电路，其特征在于所述第一开关管为NMOS开关管，或CMOS互补开关管；开启信号的电压为电源电压。

4.如权利要求3所述的消除控制逻辑延时的片上振荡器电路，其特征在于所述第一开关管串接在第一充放电电容下极板和接地端(GND)之间；第一充放电电容上极板接第一比较器输入端。

5.如权利要求1所述的消除控制逻辑延时的片上振荡器电路，其特征在于所述消除控制逻辑延时的片上振荡器电路，还包括一路参考电压；上述一路参考电压由一路参考电流流经参考电阻产生；所述参考电阻上串接另一开关管，该另一开关管和第一开关管类型相同。

6.如权利要求1所述的消除控制逻辑延时的片上振荡器电路，其特征在于所述消除控制逻辑延时的片上振荡器电路，还包括有第二充放电电容、以及串接在接地端和该第二充放电电容之间的第二开关管，第二开关管用以调节振荡器的时钟频率；所述第二开关管与第一开关管同一类型；该第二开关管开启状态下等效电阻值与第一开关管开启状态下等效电阻值的比值，是第一充放电电容与第二充放电电容的比值的80％～120％。

7.如权利要求6所述的消除控制逻辑延时的片上振荡器电路，其特征在于所述消除控制逻辑延时的片上振荡器电路，还包括有第三开关管，其和第一开关管并联，受一频率调节控制信号控制开合；第二充放电电流，受上述同一频率调节控制信号控制，用于叠加在前述第一充放电电流上，用于调节时钟频率；当第二充放电电流叠加在第一充放电电流上时，第三开关管闭合；否则，第三开关管断开；第三开关管的尺寸选择是使得其闭合前后并联第一开关管两端电压基本保持不变。

8.如权利要求7所述的消除控制逻辑延时的片上振荡器电路，其特征在于上述第二充放电电流通过电流镜产生，且一路电流镜并联于产生第二充放电电流的支路上，用来调节充放电电流。

9.如权利要求8所述的消除控制逻辑延时的片上振荡器电路，其特征在于更进一步，第一开关管和第二开关管各并联一个辅助开关管，所述辅助开关管受频率调节控制信号控制，当频率调节控制信号为高时，上述辅助开关管闭合导通。

10.如权利要求1所述的消除控制逻辑延时的片上振荡器电路，其特征在于所述消除控制逻辑延时的片上振荡器电路还包括第二比较器、第二充放电开关组、第二充放电电容，且第二参考电压为接地端；其中第一充放电开关组包括充电开关和放电开关，两个开关串联连接，串接后上端接第一充放电电流，下端接接地端，串接相连处接第一充放电电容的上极板，同时接第一比较器的输入端；第一比较器的另一输入端接第一参考电压；第二充放电开关组、第二充放电电容、以及第二比较器的连接方式亦如此。

说明书

消除控制逻辑延时的片上振荡器电路

技术领域

[0001] 本发明属于振荡器，特别涉及一种振荡器的延时电路。

背景技术

[0002] 振荡器(OSC)电路用于在芯片提供时钟信号，例如单片机上应用的振荡器提供一个12MHz的时钟信号，通常采用RC振荡器结构，具体的电路图如附图1所示。为一种典型的片上振荡器结构。该振荡器采用单比较器结构，其中充电电路IC0对电容C0上极板充电，φ1为高，VREF0接比较器CMP的正端；C0上极板接比较起负端，下极板接地；当C0上极板电压超过VREF0时，控制逻辑control logic使得φ1为低，φ2为高，从而放电电流对C0放电，VREF1代替VREF0接比较器正端；放电到C0上极板小于VREF1时，φ1为高，φ2为低，重新进入IC0对C0充电的周期。如此周而复始，CLK输出时钟信号。考虑控制逻辑的非理想因素，时钟周期T＝2*C0*(VREF0-VREF1)/(IC0+IC1)+Tlogic，Tlogic为控制逻辑的延时，是一个随电源电压和温度变化的量。

[0003] RC振荡器的时钟周期理想上由T＝R*C决定，但由于有多种非理想因素存在，事实并非如此。一项很重要的非理想因素就是控制逻辑的延时Tlogic，因此时钟周期T＝R*C+Tlogic。在很多应用场合，要求集成电路片上时钟频率随电压系数和温度系数小，因此提出了很多结构。例如使用温度系数互补的电阻来组成一个温度系数很小的电阻，这样T＝R*C+Tlogic的温度系数会大大减小；减小电压系数方面，可以使用稳压源给振荡器供电等从而获得很小的电压系数，但付出了面积和功耗的代价，在追求低成本低能耗的场合很不可取；这些方法通常缺乏对Tlogic非理想因素的考虑；实际上Tlogic显著地受电源电压和温度变化的影响，当时钟频率变大时，如>20MHz时，由于Tlogic的占比变大，其影响会愈加显著。虽然可以通过设计优化尽量减小Tlogic，但其能减小的幅度受限于工艺。另一方面，如果振荡器的时钟信号频率可能是多档可调时，在某一个频率下优化的配置，在另外一档频率下，由于Tlogic/T的比例发生变化，Tlogic的影响也会变化，导致的后果就是不同档位的时钟频率其电压系数和温度系数是不一致的，影响了可靠性。

发明内容

[0004] 因此，本发明的首要目的是提供一种消除控制逻辑延时的片上振荡器电路，该振荡器电路能使用低成本低功耗的手段有效地消除振荡器中控制逻辑延时的对振荡器时钟频率的电压系数和温度系数的影响，以及提高在不同频率输出时，控制逻辑延时对时钟频率影响的一致性。

[0005] 本发明的另一个目的在于提供一种消除控制逻辑延时的片上振荡器电路，该振荡器电路结构简单，易于实现，能够在消除逻辑延时产生不良影响的同时，有效地降低生产成本。

[0006] 为了解决上述技术问题，本发明提供一种消除控制逻辑延时的片上振荡器电路，其特征在于所述片上振荡器电路主要包括有第一参考电压、第二参考电压、第一充放电电流、第一充放电开关组、第一充放电电容、第一比较器以及控制逻辑；其中第一参考电压电连接至第一比较器的输入端，第一充放电电容支路的上端连接至第一比较器的另一输入端，第一充放电电容的下端连接至参考地；控制逻辑控制第一充放电开关组使用第一充放电电流对第一充放电电容充和/或放电，使得第一充放电电容的上极板电压在第一参考电压和第二参考电压之间来回变化，第一比较器输出振荡信号；第一充放电电容支路还串接一个第一开关管，该第一开关管处于开状态，且开启信号的电压和电源电压正相关。

[0007] 第二参考电压的接法有多种，但总的效果是都是限定第一充放电电容的上极板电压的边界，即在第一参考电压和第二参考电压之间。

[0008] 所述第一开关管的大小，开关管两端的电压随电源电压变化绝对值与参考电压的比值，是延迟时间之和的绝对值与第一充放电电容充电或放电所需时间的比值的80％～120％。

[0009] 具体地说，就是开关管的大小，是使得其等效电阻和流经该开关管的充电电流的乘积得到的开关管两端的电压随电源电压变化的绝对值与参考电压差的比值(第一参考电压和第二参考电压的差值)，是第一比较器翻转延迟时间加控制逻辑翻转延迟时间之和随电源电压变化的绝对值与第一充放电电容以充放电电流在上述两参考电压之间充电或放电所需时间的比值的80％～120％。

[0010] 进一步，所述第一开关管为NMOS开关管，或CMOS互补开关管；开启信号的电压为电源电压。

[0011] 更进一步，所述第一开关管串接在第一充放电电容下极板和接地端(GND)之间；第一充放电电容上极板接第一比较器输入端。

[0012] 所述消除控制逻辑延时的片上振荡器电路，还包括一路参考电压；上述参考电压由一路参考电流流经参考电阻产生；所述参考电阻上串接另一开关管，该另一开关管和第一开关管类型相同。

[0013] 所述消除控制逻辑延时的片上振荡器电路，还包括有第二充放电电容、以及串接在接地端和该第二充放电电容之间的第二开关管，第二开关管用以调节振荡器的时钟频率；所述第二开关管与第一开关管同一类型；该第二开关管开启状态下等效电阻值与第一开关管开启状态下等效电阻值的比值，是第一充放电电容与第二充放电电容的比值的80％～120％。

[0014] 所述消除控制逻辑延时的片上振荡器电路，还包括有第三开关管，其和第一开关管并联，受一频率调节控制信号控制开合；第二充放电电流，受上述同一频率调节控制信号控制，用于叠加在前述第一充放电电流上，用于调节时钟频率；当第二充放电电流叠加在第一充放电电流上时，第三开关管闭合；否则，第三开关管断开；第三开关管的尺寸选择是使得其闭合前后并联第一开关管两端电压基本保持不变。

[0015] 进一步，上述第二充放电电流，所述充放电电流通过电流镜产生，且一路电流镜并联于产生第二充放电电流的支路上，用来调节充放电电流。

[0016] 更进一步，第一开关管和第二开关管各并联一个辅助开关管，所述辅助开关管受频率调节控制信号控制，当频率调节控制信号为高时，上述辅助开关管闭合导通。

[0017] 更进一步，所述消除控制逻辑延时的片上振荡器电路还包括第二比较器、第二充放电开关组、第二充放电电容，且第二参考电压为接地端；其中第一充放电开关组包括充电开关和放电开关，两个开关串联连接，串接后上端接第一充放电电流，下端接接地端，串接相连处接第一充放电电容的上极板，同时接第一比较器的输入端；第一比较器的另一输入端接第一参考电压；第二充放电开关组、第二充放电电容、以及第二比较器的连接方式亦如此；控制逻辑根据比较器的输出控制开关组动作，当第一充放电电容上极板电压大于第一参考电压时，第一比较器一翻转，控制逻辑控制第一充放电开关组的充电开关断开、放电开关闭合，将第一充放电电容一上极板放电至参考地；同时控制第二充放电开关组的充电开关闭合、放电开关断开，对第二充放电电容的上极板充电；当第二充放电电容上极板电压大于第一参考电压时，第二比较器翻转，控制逻辑控制第二充放电开关组的充电开关断开、放电开关闭合，将第二充放电电容上极板放电至参考地；同时控制第一充放电开关组的充电开关闭合、放电开关断开，对第一充放电电容上极板充电；如此周而复始，控制逻辑产生振荡信号输出。

[0018] 本发明设计的振荡器电路，可以消除控制逻辑延时对时钟频率电压系数和温度系数的影响，特别是在在时钟频率高，以及时钟频率范围变化大的场合，可以有效降低时钟频率的电压系数和温度系数，并且实现成本低，电路结构简单，易于实现。

附图说明

[0019] 图1是现有技术的电路图。

[0020] 图2是本发明所实施的第一种实现方式的电路图。

[0021] 图3是本发明所实施的第二种实现方式的电路图。

具体实施方式

[0022] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

[0023] 参见图2，所示为本发明所实现的消除了控制逻辑延时的振荡器电路，其中参考电流IREF1通过电流镜M1至M2映射，流经R1产生第一参考电压VREF2，第二参考电压为参考地，；电流镜M3产生第一充放电电流IC2，第一充放电开关组之一由PMOS开关MS1+NMOS开关MS2组成，第一充放电开关组上端接电流镜M3漏极，下端接地，中间接第一充放电电容C1的上极板以及第一比较器CMP1的负端；第二充放电开关组之由PMOS开关MS3+NMOS开关MS4组成，上端接电流镜M3漏极，下端接地，中间接第二充放电电容C2上极板以及第二比较器CMP2的负端；充放电电容C1下极板和地之间串接一CMOS开关SW1(第一开关管)，充放电电容C2下极板和地之间串接一CMOS开关SW2(第二开关管)；SW1和SW2处于常闭合状态，SW1和SW2的正端NMOS控制电压接电源VDD，负端PMOS控制电压接地(GND)；比较器CMP1和CMP2的正端接参考电压VREF2，输出接控制逻辑contro logic1；该控制逻辑包括一个RS触发器和一个缓冲级组成；当CMP2负端电压大于VREF2时，φ22变高，MS4导通，MS3断开，C2开始放电；而同时φ21变低，MS1导通，MS2断开，C1开始充电；CLK1为经过缓冲级后输出的时钟信号。

[0024] 通常上述电流镜的映射比例均为1:1。

[0025] 在理想情况下，比较器CMP1/CMP2单次翻转的时间为C1*VREF2/IC2或C2*VREF2/IC2；为了使时钟信号占空比一致，通常C1＝C2；因此时钟周期T1为2*C1*VREF2/IC2；而VREF2＝IC2*R1；所以T1＝2*C1*R1；由于C1和R1的电压系数都很小(1e-5量级)，因此，理想情况下T1随电源电压的变化非常小，可忽略不计。但实际上，由于控制逻辑均存在延时，因此真实情况下：

[0026] T1＝2*(C1*R1+Tlogic1)，而Tlogic1为控制逻辑部分的传输延时。这两部分的延时受电源电压影响较大，呈负相关性，当电源电压升高时，Tlogic1也变小。例如一个振荡器输出16MHz时钟信号，电源电压从2.4V～5.5V，时钟频率变化可达3％；时钟频率再提高时，情况更严重。

[0027] Tlogic1＝2*Cl*A/{Un*Cox*(W/L)*(VDD-Vthn)}，Vth为NMOS的阈值电压，U为迁移率，Cox为单位栅极电容值，Cl为逻辑电路的负载电容，A为一个由VDD、Vthn、Vthp组成的无量纲项，简化看可当其为一固定系数。

[0028] 为了降低电源电压对输出时钟信号频率的影响，引入了CMOS开关管SW1和SW2，其正端NMOS控制电压接电源VDD，负端PMOS控制电压接地(GND)。开关管SW1/SW2的开启电阻和工艺、尺寸以及开启电压有关相关。如附图2所示的连接方式，

[0029] Ron＝1/{Un*Cox*(W/L)n*(VDD-Vthn)}//1/{Up*Cox*(W/L)p*(VDD-|Vthp|)}；

[0030] 其中Un、Up分别为CMOS开关管中NMOS和PMOS的电子迁移率；(W/L)n、(W/L)p分别为NMOS管和PMOS管的长宽比；Vthn、Vthp分别为NMOS管和PMOS管的阈值电压；Cox为栅极单位电容值，VDD为电源电压。当|Vthp|约等于Vthn时(大多数工艺条件下满足)，[0031] Ron＝1/{(Un*Cox*(W/L)n+Up*Cox*(W/L)p)}*(VDD-Vthn)。

[0032] 在IC2对电容C1、C2充电的时候，开关管SW1、SW2上存在一个压降Vsw＝IC2*Ron，这样原本参考地到VREF2的充电区间变成了VREF2-Vsw；相当于由于这个压降的存在，充电区间变小，理想T1变小，

[0033] 理想T1＝2*C1*(VREF2-Vsw)/IC2＝2*C1*(R1-Ron)；

[0034] 实际T1＝2*(C1*(R1-Ron)+Tlogic1)＝2*(C1*R1+Tlogic1-C1*Ron)，非理想因素为Tlogic1-C1*Ron。

[0035] 通过上述的分析可知，

[0036] Tlogic1-C1*Ron＝2*Cl*A/{Un*Cox*(W/L)*(VDD-Vthn)}

[0037] -C1/{(Un*Cox*(W/L)n+Up*Cox*(W/L)p)}*(VDD-Vthn)

[0038] ＝{2*Cl*A/[Un*Cox*(W/L)]-C1/[(Un*Cox*(W/L)n+Up*Cox*(W/L)p)]}/(VDD-Vthn)

[0039] 因此，当

[0040] 2*Cl*A/[Un*Cox*(W/L)]＝C1/[(Un*Cox*(W/L)n+Up*Cox*(W/L)p)]时，[0041] Tlogic1＝C1*Ron。

[0042] 非理想因素被消除，实际T1＝2*R1*C1，具有非常低的电压系数；如果R1是具有正负温度系数的两种电阻组成的一个具有低温度系数的电阻串，或者R1采用具有非常低温度系数的ppoly电阻，则实际T1＝2*R1*C1还具有非常低的温度系数。时钟频率Freq1＝1/T1，因此也具有非常低的电压系数和温度系数。

[0043] 但考虑到电路中还具有其它非理想因素影响时钟频率的电压或温度系数，例如电流镜的沟道调制效益、比较器的延时等，C1*Ron一般利用电路仿真器在0.8*Tlogic1～1.2*Tlogic1的范围内选出一个优化的值，由此决定开关管SW1，SW2的尺寸W/L。

[0044] 当考虑时钟频率可以调节时，必须增加一路电流镜调节M4来调节充放电电流IC2；与前述类似，以时钟周期T1替代Freq1来分析。当信号F1高时，SW3F闭合，IC2＝2*IREF1，因此T1减半，频率提高1倍。此时Tlogic1，不变，如果SW1、SW2的Ron不变，则Vsw会增加1倍，[0045] 实际T1＝2*(C1*(R1/2-Ron/2)+Tlogic1)＝C1*R1+2*(Tlogic1-C1*Ron/2)，非理想因素Tlogic1与C1*Ron/2不再能抵消。也就是说，当时钟频率改变时，原本的电压系数和温度系数都会发生变化，控制逻辑延时的非理想因素显现。为了在不同的时钟频率下都能消除控制逻辑延时的影响，需要给SW1和SW2各并联一个开关管SW1F和SW2F，并受频率调节控制信号F1控制，当F1为高时，上述SW1F和SW2F闭合导通。

[0046] 设并联开关管的导通电阻为Ronp，则如果Vsw＝2*IC2*Ronp＝IC2*Ron，即频率调节前后开关管两端的压降保持一致，则

[0047] T1＝2*(C1*(R1/2-Ronp/2)+Tlogic1)

[0048] ＝C1*R1+2*(Tlogic1-C1*Ronp/2)

[0049] ＝C1*R1+2*(Tlogic1-C1*Ron)

[0050] 非理想因素Tlogic1与补偿因素C1*Ron可以抵消；这样调节不同时钟频率时，控制逻辑延时的非理想因素始终都可以被消除，保证了在不同频率档位都具有低的电压系数和温度系数。

[0051] 参见图3，为另一种消除了控制逻辑延时影响的片上振荡器电路图。其中参考电流IREF2通过电流镜M5至M6映射，流经R2、R3产生参考电压VREF3，和VREF4，VREF3＝IREF2*(R2+R3)，而VREF4＝IREF2*R3；电流镜M7～M10产生充放电电流IC3和充放电电路IC4；充放电开关组由PMOS开关MS5+NMOS开关MS6组成，上端接电流镜M8漏极，下端M10漏极，中间接充放电电容C4上极板以及比较器CMP3的负端和比较器CMP4的正端；充放电电容C4下极板和地之间串接一NMOS开关SW4；SW4处于常闭合状态，其正端NMOS控制电压接电源VDD；比较器CMP3正端和CMP4的负端分别接参考电压VREF3、VREF4，输出接控制逻辑control_logic2；该控制逻辑包括一个RS触发器和一个缓冲级组成；当CMP4正端电压小于VREF4时，φ31变低，MS5导通，MS6断开，C4开始充电；当CMP3负端电压大于VREF3时，φ31变高，MS6导通，MS5断开，C4开始放电；CLK2为经过缓冲级后输出的时钟信号。为阐述简便起见，设上述电流镜的映射比例均为1:1，IC3＝IC4＝IREF2。SW4消除控制逻辑延时非理想因素的原理和附图2中的一样，不再赘述。不同在于，附图3中多了电容C5，是出于修调(修调电容)目的而设的。由于半导体制造工艺的偏差，通常要设有修调电容来修调时钟频率，例如C5电容上极板接C4上极板，下极板经开关管SW5接地，受修调信号TRIM控制，当TRIM为高时，C5电容和C4并联，则时钟频率降低一定值。假设修调前，控制逻辑延时影响被开关管SW4所抵消，修调后，为了始终能保证控制逻辑延时能被消除，开关管SW5的尺寸需满足其开启电阻Ron5和开关管SW4开启电阻Ron4的比值满足：

[0052] Ron5/Ron4＝C4/C5；

[0053] 相当于开关管的开启电阻和相应支路的电容值成反比，由于Ron反比与开关管尺寸W/L，因此开关管SW5尺寸(W/L)5和开关管SW4尺寸(W/L)4需满足：

[0054] (W/L)5/(W/L)4＝C5/C4

[0055] 此时，修调后能保证控制逻辑延时能被消除。

[0056] 因此，本发明能够有效地消除控制逻辑延时对时钟频率电压系数和温度系数的影响，特别是在在时钟频率高，以及时钟频率范围变化大的场合，并且电路的实现结构简单，成本低。

[0057] 总之，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。