半导体装置及其制造方法

摘要

在半导体装置中，沟槽(5)具有：第1沟槽(5a)，在基极层(4)的表面具有开口部；第2沟槽(5b)，与第1沟槽(5a)连通，对置的侧壁的间隔比第1沟槽(5a)的对置的侧壁的间隔长，并且底部位于漂移层(3)。与第1沟槽(5a)结合的第2沟槽(5b)的结合部(5c)的壁面带有圆度。据此，能够抑制在第1沟槽(5a)与第2沟槽(5b)之间的结合部(5c)的附近发生较大的电场集中。此外，当电子被从沟道区域向漂移层(3)供给时，能够抑制电子的流动方向在结合部(5c)的附近急剧地变化。因此，能够实现导通电阻的降低。

权利要求

1.一种半导体装置，

具备：

第1导电型的漂移层(3)；

第2导电型的基极层(4)，设在上述漂移层(3)的表面侧；

多个沟槽(5)，将上述基极层(4)贯通而到达上述漂移层(3)，并在规定方向上延伸设置；

栅极绝缘膜(6)，分别设于上述多个沟槽(5)的壁面；

栅极电极(7)，分别设于上述栅极绝缘膜上；

第1导电型的发射极层(8)，在上述基极层(4)的表层部，设在上述沟槽(5)的侧部；

第2导电型的集电极层(1)，夹着上述漂移层(3)而与上述发射极层(8)分离地配置；

发射极电极(11)，与上述基极层(4)及上述发射极层(8)电连接；以及集电极电极(12)，与上述集电极层(1)电连接；

上述沟槽(5)具有第1沟槽(5a)和第2沟槽(5b)，该第1沟槽(5a)在上述基极层(4)的表面具有开口部，该第2沟槽(5b)与上述第1沟槽(5a)连通，并且对置的侧壁的间隔比上述第1沟槽(5a)的对置的侧壁的间隔长，并且该第2沟槽(5b)的底部位于上述漂移层(3)，向上述第1沟槽(5)结合的上述第2沟槽(5b)的结合部(5c)的壁面带有圆度。

2.如权利要求1所述的半导体装置，

上述第2沟槽(5b)的上述底部带有圆度。

3.如权利要求1或2所述的半导体装置，

上述第2沟槽(5b)中，上述结合部(5c)与上述底部之间的侧壁带有圆度。

4.如权利要求1～3中任一项所述的半导体装置，上述沟槽(5)中，上述第2沟槽(5b)从上述基极层(4)形成到上述漂移层(3)，上述结合部(5c)位于上述基极层(4)内。

5.如权利要求1～4中任一项所述的半导体装置，在上述漂移层(3)中的与上述第2沟槽(5b)相接的部分，形成有堆积层(15)。

6.一种半导体装置的制造方法，

所述半导体装置具备：

第1导电型的漂移层(3)；

第2导电型的基极层(4)，形成在上述漂移层(3)的表面侧；

多个沟槽(5)，将上述基极层(4)贯通而到达上述漂移层(3)，在规定方向上延伸设置；

栅极绝缘膜(6)，分别形成于上述多个沟槽(5)的壁面；

栅极电极(7)，分别形成于上述栅极绝缘膜(6)上；

第1导电型的发射极层(8)，在上述基极层(4)的表层部，形成在上述沟槽(5)的侧部；

第2导电型的集电极层(1)，夹着上述漂移层(3)而与上述发射极层(8)分离地配置；

发射极电极(11)，与上述基极层(4)及上述发射极层(8)电连接；以及集电极电极(12)，与上述集电极层(1)电连接；

上述沟槽(5)具有第1沟槽(5a)和第2沟槽(5b)，该第1沟槽(5a)在上述基极层(4)的表面具有开口部，该第2沟槽(5b)与上述第1沟槽(5a)连通，并且对置的侧壁的间隔比上述第1沟槽的对置的侧壁的间隔长，并且该第2沟槽(5b)的底部位于上述漂移层，上述第2沟槽(5b)中的与上述第1沟槽结合的结合部(5c)的壁面带有圆度；

该半导体装置的制造方法进行以下工序：

在上述漂移层(3)的表面侧形成上述基极层(4)的工序；

通过各向异性刻蚀在上述基极层(4)形成上述第1沟槽的工序；

在上述第1沟槽(5a)的内壁表面形成保护膜(14)的工序；

将配置在上述第1沟槽(5a)的底面的上述保护膜(14)除去的工序；

进行包括各向同性刻蚀的工序、形成与上述第1沟槽(5a)连通且上述结合部(5c)的壁面带有圆度的上述第2沟槽(5b)、从而形成上述沟槽(5)的工序；

在上述沟槽(5)的内壁表面形成上述栅极绝缘膜(6)的工序；以及在上述栅极绝缘膜(6)上形成上述栅极电极(7)的工序。

7.如权利要求6所述的半导体装置的制造方法，在形成上述第2沟槽(5b)的工序中，进行以下工序：进行各向异性刻蚀而形成与上述第1沟槽(5a)连通的第3沟槽(5d)的工序；以及对上述第3沟槽(5d)进行各向同性刻蚀、使对置的侧壁的间隔变长而形成上述第2沟槽(5b)的工序。

说明书

半导体装置及其制造方法

[0001] 本申请基于2012年3月5日提出的日本专利申请2012－48006号及2012年6月1日提出的日本专利申请2012－126006主张优先权，这里引用其全部内容。

技术领域

[0002] 本发明涉及形成有沟槽栅极型的绝缘栅极型双极晶体管(以下简称作IGBT)的半导体装置及其制造方法。

背景技术

[0003] 以往，例如在专利文献1中记载的那样，提出了在形成有沟槽栅极型的IGBT的半导体装置中实现导通电阻的降低的构造。

[0004] 具体而言，在构成集电极层的P+型的半导体基板之上形成有N－型的漂移层。并+且，在漂移层的表层部形成有P型的基极(base)层，在基极层的表层部形成有N 型的发射极层。此外，形成有将基极层及发射极层贯通而达到漂移层的多个沟槽。

[0005] 该沟槽从基极层的表面形成到到达漂移层的位置，在漂移层内设有在与漂移层的平面方向平行的方向上突出的底部。即，沟槽由位于基极层的第1沟槽、和对置的侧壁的间隔比第1沟槽的对置的侧壁的间隔长的第2沟槽(底部)构成。因此，在相邻的沟槽中，相邻的第2沟槽的间隔比相邻的第1沟槽的间隔短。

[0006] 此外，在各沟槽的壁面，依次形成有栅极绝缘膜和栅极电极。在基极层及发射极层上，隔着层间绝缘膜而具备发射极电极，经由形成于层间绝缘膜的接触孔，基极层及发射极层与发射极电极电连接。并且，在集电极层的背面，具备与该集电极层电连接的集电极电极。

[0007] 在这样的半导体装置中，如果对栅极电极施加规定的电压，则从发射极层向漂移层供给电子，并从集电极层向漂移层供给空穴，通过电导率调制，漂移层的电阻值下降，成为导通状态。此时，由于相邻的第2沟槽的间隔比相邻的第1沟槽的间隔短，所以相比于相邻的沟槽的间隔以相邻的第1沟槽的间隔而固定的情况，供给到漂移层中的空穴不易经由基极层脱离。因此，能够使大量的空穴蓄积到漂移层中，由此，向漂移层供给的电子的总量也增加，所以能够实现导通电阻的降低。

[0008] 现有技术文献

[0009] 专利文献

[0010] 专利文献1：日本特开2008－60138号公报(对应于美国专利申请公开US20080054351A1)

[0011] 但是，在上述专利文献1的半导体装置中，第1沟槽与第2沟槽的结合部所成的角度为直角，在导通时有可能在结合部的附近发生较大的电场集中而将半导体装置破坏。此外，由于从发射极区域向漂移层供给的电子沿着沟槽的侧壁流动，所以当第1沟槽与第2沟槽的结合部为直角时电子的流动方向在结合部的附近急剧地变化。因此，导通电阻增加。

发明内容

[0012] 本发明鉴于上述问题，目的是提供一种能够抑制开启时在第1沟槽与第2沟槽的结合部的附近发生较大的电场集中、并且能够降低导通电阻的半导体装置及其制造方法。

[0013] 根据本发明的一技术方案，半导体装置具备：第1导电型的漂移层；第2导电型的基极层，设在漂移层的表面侧；多个沟槽，将基极层贯通而到达漂移层，在规定方向上延伸设置；栅极绝缘膜，分别设在多个沟槽的壁面；栅极电极，分别设在栅极绝缘膜上；第1导电型的发射极层，在基极层的表层部，设在沟槽的侧部；第2导电型的集电极层，夹着漂移层而与发射极层分离地配置；发射极电极，与基极层及发射极层电连接；集电极电极，与集电极层电连接。

[0014] 进而，在半导体装置中，沟槽具有在基极层的表面具有开口部的第1沟槽，以及与第1沟槽连通、对置的侧壁的间隔比第1沟槽的对置的侧壁的间隔长并且底部位于漂移层的第2沟槽，与第1沟槽结合的第2沟槽的结合部的壁面带有圆度。

[0015] 由于第2沟槽的结合部的壁面为带有圆度的形状，所以能够抑制在结合部的附近发生较大的电场集中。换言之，能够使结合部附近的电场变小。此外，当将电子从发射极层向漂移层供给时，能够抑制电子的流动方向在结合部的附近急剧地变化。因此，能够实现导通电阻的降低。

[0016] 这样的半导体装置通过以下所示的制造方法制造。

[0017] 进行以下工序：在漂移层的表面侧形成基极层的工序；通过各向异性刻蚀在基极层形成第1沟槽的工序；在第1沟槽的内壁表面形成保护膜的工序；将配置在第1沟槽的底面的保护膜除去的工序；进行包括各向同性刻蚀的工序，形成与第1沟槽连通、并且向第一沟槽结合的结合部的壁面带有圆度的第2沟槽的工序；在沟槽的内壁表面形成栅极绝缘膜的工序；在栅极绝缘膜上形成栅极电极的工序。

[0018] 据此，由于将第2沟槽通过各向同性刻蚀形成，所以能够使第2沟槽的结合部的壁面带有圆度。

附图说明

[0019] 关于本发明的上述目的及其他目的、特征及优点，参照附图并通过下述详细的记述会变得明确。

[0020] 图1是本发明的第1实施方式的半导体装置的剖视图。

[0021] 图2(a)～图2(d)是表示图1所示的半导体装置的制造工序的剖视图。

[0022] 图3(a)～图3(d)是表示接着图2(a)～图2(d)的半导体装置的制造工序的剖视图。

[0023] 图4是表示图1所示的半导体装置的电流集中区域及电场集中区域的图。

[0024] 图5是本发明的第2实施方式的半导体装置的剖视图。

[0025] 图6(a)～图6(c)是表示图5所示的半导体装置的制造工序的剖视图。

[0026] 图7是本发明的第3实施方式的半导体装置的剖视图。

[0027] 图8(a)～图8(d)是表示图7所示的半导体装置的制造工序的剖视图。

[0028] 图9(a)～图9(d)是表示接着图8(a)～图8(d)的半导体装置的制造工序的剖视图。

[0029] 图10是本发明的第4实施方式的半导体装置的剖视图。

[0030] 图11是本发明的第5实施方式的半导体装置的平面图。

具体实施方式

[0031] 以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式中，对于相互相同或等同的部分赋予相同的标号而进行说明。

[0032] (第1实施方式)

[0033] 参照附图对本发明的第1实施方式进行说明。如图1所示，在形成P+型的集电极+层1的半导体基板的主表面上，形成有N 型的缓冲层2。该缓冲层2并不一定需要，但是为了通过防止耗尽层的扩散来实现耐压和恒定损失的性能提高而具备。

[0034] 并且，在缓冲层2之上形成有N－型的漂移层3，在漂移层3的表面侧(表层部)形成有P型的基极层4。此外，相对于构成集电极层1的半导体基板的主表面(以下简称作集电极层1的主表面)在垂直方向上形成、并将基极层4贯通而到达漂移层3的多个沟槽5在规定方向(图1中纸面垂直方向)上以条(stripe)状延伸设置。

[0035] 各沟槽5由形成在基极层4内的第1沟槽5a以及与该第1沟槽5a连通并从基极层4与漂移层3之间的界面附近到达漂移层3的第2沟槽5b构成。即，本实施方式的第2沟槽5b从基极层4形成到漂移层3，与第1沟槽5a结合的第2沟槽5b的结合部5c位于基极层4内。

[0036] 此外，在图1中的截面中，第2沟槽5b的比结合部5c靠下方的部分为具有所对置的侧壁的间隔(图1中纸面左右方向的长度)比第1沟槽5a的所对置的侧壁的间隔(图1中纸面左右方向的长度)长的部分的椭圆形状。即，第2沟槽5b的底部(底壁)及侧壁呈带有圆度的形状(具有曲率的形状)。即，沟槽5在图1中的截面中呈所谓的壶形状。

[0037] 因此，相邻的沟槽5中，相邻的第2沟槽5b之中最短的部分的间隔(图1中A)比相邻的第1沟槽5a的间隔(图1中B)短。虽然没有特别限定，但例如可以使相邻的第2沟槽5b之中最短的部分的间隔(图1中A)为约0.5μm，可以使相邻的第1沟槽5a的间隔(图1中B)为约1.5μm。

[0038] 此外，各沟槽5中，与第1沟槽5a结合的第2沟槽5b的结合部5c的壁面也呈带有圆度的形状(具有曲率的形状)。即，第2沟槽5b的侧壁的上端部(与第1沟槽5a的下端结合的部分)具有曲面形状。例如，该曲面形状是向第2沟槽5b的外侧凸起的形状。

[0039] 并且，在各沟槽5的侧壁，分别形成有由热氧化膜等构成的栅极绝缘膜6，在栅极绝缘膜6上形成有由掺杂P多晶硅等导电性材料构成的栅极电极7。

[0040] 在基极层4的表层部中的第1沟槽5a的侧部，形成有N+型的发射极层8。此外，基极层4的表层部中的、在相邻的第1沟槽5a之间且夹着发射极层8而与第1沟槽5a相反的一侧的、与位于相邻的第2沟槽5b之间的漂移层3对置的部分，形成有比基极层4高+浓度的P 型的接触层9。换言之，在基极层4的表层部中的位于第2沟槽5b之间的漂移层
3的正上方，形成有接触层9。

[0041] 该接触层9在本实施方式中形成到比发射极层8深的位置。此外，如图1中C所示，与沟槽5的延伸设置方向垂直并且与集电极层1的主表面平行的方向上的长度(以下简称作宽度)，比相邻的第2沟槽5b之中最短的部分的间隔(图1中A)长。该接触层9的宽度例如可以设为约0.8μm。

[0042] 此外，在发射极层8及接触层9的表面及栅极电极7的表面，隔着层间绝缘膜10形成有发射极电极11，发射极电极11经由形成在层间绝缘膜10中的接触孔10a而与发射极层8及接触层9电连接。并且，在集电极层1的背面侧，形成有与该集电极层1电连接的集电极电极12。

[0043] 以上是本实施方式的半导体装置的结构。另外，在本实施方式中，N+型、N－型相当+于第1导电型，P型、P 型相当于第2导电型。

[0044] 接着，参照图2及图3对上述半导体装置的制造方法进行说明。

[0045] 首先，如图2(a)所示，准备在构成集电极层1的半导体基板上依次形成有缓冲层2、漂移层3、基极层4的结构。例如，基极层4通过向漂移层3的表面侧将杂质等离子注入而形成。然后，在基极层4之上，通过化学气相沉积(以下简称作CVD)法等形成由硅氧化膜等构成的刻蚀掩模13，将该刻蚀掩模13形成图案，将计划形成第1沟槽5a的区域开口。

[0046] 接着，如图2(b)所示，通过使用刻蚀掩模13进行反应离子刻蚀(以下简称作RIE)等各向异性刻蚀，形成第1沟槽5a。在本实施方式中，由于第1沟槽5a为在基极层4内终结(第1沟槽5a的与开口部侧相反的一侧的前端位于基极层4内)的结构，所以将第1沟槽5a形成到基极层4与漂移层3之间的界面附近。然后，根据需要，通过进行化学干法刻蚀(CDE)等，进行将所形成的第1沟槽5a的壁面的损伤(damage)除去的工序。

[0047] 接着，如图2(c)所示，通过CVD法等在第1沟槽5a的壁面形成SiN膜等刻蚀掩模14。另外，在该工序中将刻蚀掩模13原样保留，但也可以在将刻蚀掩模13除去后形成刻蚀掩模14。

[0048] 接着，如图2(d)所示，通过进行RIE等各向异性刻蚀，在将第1沟槽5a中的配置在侧壁上的刻蚀掩模14留下的同时，将配置在第1沟槽5a的底面上的刻蚀掩模14有选择地除去。另外，在本实施方式中，刻蚀掩模14相当于保护膜。

[0049] 然后，如图3(a)所示，通过使用刻蚀掩模14对第1沟槽5a的底面进行各向同性刻蚀，形成具有所对置的侧壁的间隔比第1沟槽5a的所对置的侧壁的间隔长的部分的第2沟槽5b。由此，形成壶形状的沟槽5。

[0050] 另外，通过用各向同性刻蚀构成第2沟槽5b，第2沟槽5b的结合部5c的壁面、第2沟槽5b的底部、第2沟槽5b的侧壁成为带有圆度的形状，截面形状成为圆形状。

[0051] 接着，如图3(b)所示，将刻蚀掩模13、14除去。并且，如图3(c)所示，在沟槽5的壁面形成栅极绝缘膜6。该栅极绝缘膜6例如可以通过CVD法或热氧化等形成。

[0052] 接着，如图3(d)所示，在栅极绝缘膜6上使掺杂多晶硅成膜而构成栅极电极7。

[0053] 然后，进行以往的一般的半导体装置的制造工序，在将成膜在基极层4上的绝缘膜及掺杂多晶硅除去后，形成发射极层8、接触层9、层间绝缘膜10、发射极电极11、集电极电极12等，从而制造上述图1所示的半导体装置。

[0054] 另外，例如在将发射极层8及接触层9通过离子注入形成的情况下，通过使离子注入构成接触层9的杂质时的加速电压比离子注入构成发射极层8的杂质时的加速电压大，能够将接触层9形成到比发射极层8深的位置。

[0055] 接着，对这样的半导体装置的动作进行说明。

[0056] 首先，对导通状态进行说明。在上述半导体装置中，如果对栅极电极7施加规定电压(例如15V)，则基极层4中的与沟槽5相接的部分形成作为N型的反型层。并且，从发射极层8经反型层将电子供给到漂移层3，并从集电极层1将空穴供给到漂移层3，通过电导率调制，漂移层3的电阻值下降，成为导通状态。

[0057] 此时，相邻的第2沟槽5b之中最短的部分的间隔(图1中A)比相邻的第1沟槽5a的间隔(图1中B)短。因此，相比于相邻的沟槽5的间隔固定为相邻的第1沟槽5a的间隔(图1中B)的情况，供给到漂移层3中的空穴不易经基极层4脱离。因而，能够使漂移层3蓄积大量的空穴，由此，向漂移层3供给的电子的总量也增加，所以能够实现导通电阻的降低。

[0058] 此外，结合部5c的壁面为带有圆度的形状。因此，能够抑制在结合部5c的附近发生较大的电场集中。换言之，能够使结合部5c的附近的电场变小。

[0059] 进而，虽然将电子沿着沟槽5的壁面从发射极层8向漂移层3供给，但由于结合部5c的壁面为带有圆度的形状，所以能够抑制在结合部5c的附近电子的流动方向急剧地变化。因而，能够实现导通电阻的降低。

[0060] 接着，对断开状态进行说明。如果对栅极电极7施加规定电压(例如0V)，则形成于基极层4的反型层消失。于是，不再从发射极层8供给电子，并且从集电极层1不再进行空穴的供给，在漂移层3中积存的空穴经基极层4从发射极电极11脱离。

[0061] 在本实施方式中，接触层9形成在基极层4的表层部中的由相邻的第2沟槽5b夹着的漂移层3的正上方，且形成得比发射极层8深，并且宽度(图1中C)比相邻的第2沟槽5b之中最短的部分的间隔(图1中A)长。因此，相比于使接触层9比发射极层8浅、或宽度比相邻的第2沟槽5b之中最短的部分的间隔(图1中A)短的情况，能够容易地经由接触层9使空穴从发射极电极11脱离。因而，能够抑制闩锁(latch up)的发生。

[0062] 如以上说明的那样，在本实施方式中，使结合部5c的壁面为带有圆度的形状。因此，能够抑制在结合部5c的附近发生较大的电场集中。换言之，能够使结合部5c的附近的电场变小。

[0063] 此外，电子沿着沟槽5的壁面从发射极层8被供给到漂移层3，但由于结合部5c的壁面为带有圆度的形状，所以能够抑制在结合部5c的附近电子的流动方向急剧地变化。因而，能够实现导通电阻的降低。此外，还能够抑制向栅极绝缘膜6注入热载流子(hot carriers)，能够使栅极绝缘膜6的可靠性提高。

[0064] 并且，由于使第2沟槽5b的底部及侧壁也为带有圆度的形状，所以能够抑制在第2沟槽5b的底部及侧壁附近发生较大的电场集中。因此，能够进一步使半导体装置的栅极耐压提高。

[0065] 此外，在上述半导体装置中，由于使第2沟槽5b为带有圆度的形状，所以如图4所示，可以想到电场容易集中的区域为结合部5c的附近及第2沟槽5b的底部附近的区域。对此，电流集中区域形成在漂移层3中的构成相邻的第2沟槽5b的间隔最短的部分的第2沟槽5b的附近。换言之，电流集中区域形成在漂移层3中的、与第2沟槽5b中的结合部5c和底部之间的部分相接的区域的附近。因而，在上述半导体装置中，电场集中区域和电流集中区域不同，所以最大的功率能够降低，能够使耐受量(resistance)提高。

[0066] 进而，由于结合部5c(例如至少结合部5c的上端部)位于基极层4内，所以能够抑制漏电流的发生。当形成栅极绝缘膜6时，由于在结合部5c处应力集中，所以在结合部5c的附近的区域容易产生缺陷。并且，如果结合部5c位于漂移层3内，则有在漂移层3内的结合部5c的附近区域产生缺陷的情况。在此情况下，有由漂移层3和基极层4构成的PN结的耗尽层在导通时到达缺陷的情况，如果耗尽层在导通时到达缺陷，则由于电子与空穴复合或分离而产生漏电流。

[0067] 相对于此，如本实施方式那样，由于结合部5c位于基极层4内，所以即使产生缺陷，也能够抑制耗尽层在导通时到达缺陷，能够抑制漏电流的产生。

[0068] 并且，使接触层9比发射极层8深、宽度(图1中C)比相邻的第2沟槽5b之中最短的部分的间隔(图1中A)长。因此，相比于使接触层9比发射极层8浅、或宽度(图1中C)比相邻的第2沟槽5b之中最短的部分的间隔(图1中A)短的情况，在断开时能够使空穴容易经由接触层9从发射极电极11脱离。因而，能够抑制闩锁的发生。

[0069] (第2实施方式)

[0070] 对本发明的第2实施方式进行说明。本实施方式相对于第1实施方式而言，变更了第2沟槽5b的形状，关于其他，与第1实施方式是同样的，所以这里省略说明。

[0071] 如图5所示，在本实施方式的半导体装置中，第2沟槽5b中的侧壁的一部分不为带有圆度的形状。换言之，第2沟槽5b中的侧壁的一部分为不具有曲率的形状，该侧壁的一部分在与垂直于集电极层1的主表面的方向平行的方向上延伸设置。

[0072] 同样，第2沟槽5b中的底部的一部分也不为带有圆度的形状。换言之，第2沟槽5b中的底部的一部分为不具有曲率的形状，该底部的一部分在与集电极层1的主表面平行的方向上延伸设置。

[0073] 此外，第2沟槽5b中，相邻的第2沟槽5b之中最短的部分的间隔(图5中A)为与上述第1实施方式相同的长度，而与集电极层1的主表面垂直的方向上的长度(图5中纸面上下方向的长度)比上述第1实施方式的第2沟槽5b长。

[0074] 这样的半导体装置如以下这样制造。

[0075] 即，如图6(a)所示，进行与图2(a)～图2(c)同样的工序，在形成第1沟槽5a后，通过CVD法等在第1沟槽5a的壁面形成SiN膜等刻蚀掩模14。

[0076] 然后，如图6(b)所示，通过对第1沟槽5a的底面再次进行RIE等各向异性刻蚀，将配置在第1沟槽5a的底面的刻蚀掩模14除去并形成到达漂移层3的第3沟槽5d。另外，由于该第3沟槽5d通过各向异性刻蚀构成，所以对置的侧壁的间隔为一定。

[0077] 接着，如图6(c)所示，通过将第3沟槽5d各向同性刻蚀而使第3沟槽5d的对置的侧壁分别后退，形成第2沟槽5b。

[0078] 另外，第2沟槽5b通过对第3沟槽5d进行各向同性刻蚀而形成，侧壁及底部的一部分各向同性地后退，所以侧壁及底部的一部分成为不带有圆度的形状。此外，在进行了各向同性刻蚀以使相邻的第2沟槽5b之中最短的部分的间隔(图5中A)与上述第1实施方式相同的情况下，在本实施方式中，由于对第3沟槽5d进行各向同性刻蚀，所以第2沟槽5b中的与集电极层1的主表面垂直的方向上的长度比上述第1实施方式的第2沟槽5b长。

[0079] 然后，与上述第1实施方式同样，在将刻蚀掩模13、14除去后，形成栅极绝缘膜6及栅极电极7，并形成发射极层8、接触层9、层间绝缘膜10、发射极电极11、集电极电极12，从而制造上述图5所示的半导体装置。

[0080] 由此，第2沟槽5b的与集电极层1的主表面垂直的方向上的长度变长。因此，配置在相邻的第2沟槽5b之间的漂移层3的区域变大，进而，蓄积在漂移层3中的空穴不易经基极层4脱离。因而，能够在进一步降低导通电阻的同时，得到与上述第1实施方式同样的效果。

[0081] (第3实施方式)

[0082] 对本发明的第3实施方式进行说明。本实施方式相对于第2实施方式而言，将形成于第2沟槽5b的栅极绝缘膜6通过热氧化形成，并使其比形成于第1沟槽5a的栅极绝缘膜6厚，关于其他，与第1实施方式是同样的，所以这里省略说明。

[0083] 如图7所示，在本实施方式的半导体装置中，形成于第2沟槽5b的栅极绝缘膜6通过热氧化构成，厚度比形成于第1沟槽5a的栅极绝缘膜6厚。此外，在与第1沟槽5a结合的第2沟槽5b的结合部5c的附近形成的栅极绝缘膜6的厚度也为与形成于第2沟槽5b的栅极绝缘膜6大致相同的厚度，比形成于第1沟槽5a的栅极绝缘膜6厚。并且，在漂移层3中的与第2沟槽5b相接的部分，形成有通过n型杂质的堆积(偏析)而构成的堆积(pile-up)层15。

[0084] 接着，参照图8及图9对这样的半导体装置的制造方法进行说明。

[0085] 首先，如图8(a)及图8(b)所示，进行与图2(a)及图2(b)同样的工序，形成第1沟槽5a。

[0086] 接着，如图8(c)所示，通过热氧化对第1沟槽5a形成构成栅极绝缘膜6的绝缘膜6a。该绝缘膜6a在本实施方式中是通过热氧化形成的热氧化膜，但例如也可以是通过CVD法等形成的氧化膜等。

[0087] 然后，如图8(d)所示，形成在后述的图9(c)的工序中抑制第1沟槽5a被热氧化的不透氧膜16。在本实施方式中，将SiN膜等通过CVD法形成，以将第1沟槽5a覆盖。即，在图8(d)的工序结束后，对第1沟槽5a依次层叠有绝缘膜6a及不透氧膜16。

[0088] 接着，如图9(a)所示，进行与图6(b)同样的工序，将配置在第1沟槽5a的底面的不透氧膜16及绝缘膜6a除去，并形成到达漂移层3的第3沟槽5d。

[0089] 接着，如图9(b)所示，进行与图6(c)同样的工序，将第3沟槽5d进行各向同性刻蚀而使第3沟槽5d的对置的侧壁分别后退，从而形成第2沟槽5b。

[0090] 然后，如图9(c)所示，在第2沟槽5b，形成构成比形成于第1沟槽5a的绝缘膜6a厚的栅极绝缘膜6的热氧化膜6b。具体而言，由于在第1沟槽5a配置有不透氧膜16，在第1沟槽5a不形成热氧化膜，所以例如通过在1150℃下进行将加热时间适当调节的湿式氧化(wet oxidation)，形成比绝缘膜6a厚的热氧化膜6b。另外，该工序的热氧化膜6b当然也可以通过干式氧化(dry oxidation)形成。

[0091] 此外，通过进行该工序，漂移层3中的n型杂质堆积(偏析)，在漂移层3中的与第2沟槽5b相接的部分形成堆积层15。

[0092] 接着，如图9(d)所示，将不透氧膜16及刻蚀掩模13除去。由此，成为在沟槽5形成有栅极绝缘膜6的状态。然后，与上述第2实施方式同样，形成栅极电极7、发射极层8、接触层9、层间绝缘膜10、发射极电极11、集电极电极12，从而制造上述图7所示的半导体装置。

[0093] 由此，由于在漂移层3中的与第2沟槽5b相接的部分形成有堆积层15，所以通过该堆积层15，蓄积在漂移层3中的空穴更不易经基极层4脱离。因此，能够使更大量的空穴蓄积到漂移层3中，能够使导通电阻进一步降低。

[0094] (第4实施方式)

[0095] 对本发明的第4实施方式进行说明。本实施方式相对于第1实施方式而言，使沟槽5的深度不同，关于其他，与第1实施方式是同样的，所以这里省略说明。

[0096] 如图10所示，在本实施方式的半导体装置中，沟槽5的深度不同。具体而言，在相邻的沟槽5中，使一方的沟槽5较深，在较深的沟槽5中，与第1沟槽5a结合的第2沟槽5b的结合部5c位于漂移层3中。

[0097] 在这样的半导体装置中，由于相邻的沟槽5的深度不同，所以能够抑制在形成第2沟槽5b时相邻的第2沟槽5b接触(连通)。

[0098] (第5实施方式)

[0099] 对本发明的第5实施方式进行说明。本实施方式相对于第1实施方式而言，将沟槽5形成为格状，关于其他，与第1实施方式是同样的，所以这里省略说明。

[0100] 如图11所示，在本实施方式中，除了在规定方向上延伸设置的沟槽5以外，还在与该规定方向垂直的方向上也形成有沟槽5。即，沟槽5形成为格状。另外，在图11中，将发射极层8、接触层9、层间绝缘膜10及发射极电极11省略表示。

[0101] 由此，蓄积在漂移层3中的空穴更不易经基极层4脱离。因此，能够使更大量的空穴蓄积到漂移层3中，能够进一步降低导通电阻。

[0102] (其他实施方式)

[0103] 在上述各实施方式中，对设第1导电型为N型、第2导电型为P型的例子进行了说明，但也可以设第1导电型为P型、第2导电型为N型。

[0104] 此外，在上述各实施方式中，也可以使第2沟槽5b仅位于漂移层3内。即，也可以将第1沟槽5a形成为到达漂移层3，使结合部5c位于漂移层3内。作为这样的半导体装置，也由于第1沟槽5a与第2沟槽5b的结合部5c为带有圆度的形状，所以能够抑制在结合部5c的附近发生较大的电场集中，并能够实现导通电阻的降低。

[0105] 并且，在上述各实施方式中，也可以在形成发射极层8及接触层9后对沟槽5形成栅极绝缘膜6及栅极电极7。

[0106] 进而，在上述各实施方式中，对具备接触层9的结构进行了说明，但也可以不具备接触层9。此外，接触层9也可以不形成得比发射极层8深，也可以使宽度(图1、图4中C)比相邻的第2沟槽5b之中最短的部分的间隔(图1、图4中A)短。作为这样的半导体装置，也能够抑制在结合部5c的附近发生较大的电场集中，并能够实现导通电阻的降低。

[0107] 此外，在上述各实施方式中，对通过变更加速电压而将接触层9形成到比发射极层8深的位置的例子进行了说明，但例如也可以如以下这样形成接触层9。即，通过在形成接触层9的部分的表面形成微小的沟槽，即使将接触层9以比较低的加速电压进行离子注入，也能够将接触层9形成到比发射极层8深的位置。

[0108] 进而，在上述各实施方式中，对使用构成集电极层1的半导体基板制造半导体装置的方法进行了说明，但例如也可以如以下这样。即，也可以是，首先，准备构成漂移层3的半导体基板，在该半导体基板的主表面上形成基极层4。然后，从半导体基板的背面将杂质离子注入并进行热处理而形成集电极层1。另外，在采用这样的制造方法的情况下，也可以在将半导体基板研磨等而薄膜化后形成集电极层1。

[0109] 进而，在上述各实施方式中，对在漂移层3的厚度方向上流过电流的纵型的半导体装置进行了说明，但也可以是在漂移层3的平面方向上流过电流的横型的半导体装置。即，也可以在漂移层3的表层部中的与基极层4分离的位置形成集电极层1。

[0110] 此外，也可以做成将上述各实施方式组合的半导体装置。例如，也可以将第1、第2实施方式组合到第3实施方式中，做成形成有堆积层15的半导体装置。此外，也可以将第2、第3实施方式组合到第4实施方式中，做成沟槽5的深度不同的半导体装置，也可以将第
2～第4实施方式组合到第5实施方式中，做成沟槽5形成为格状的半导体装置。

[0111] 依据实施例叙述了本发明，但应理到本发明并不限定于该实施例或构造。本发明也包括各种各样的变形例及等价范围内的变形。除此以外，在本发明的技术范围或思想中也包括各种各样的组合或形态、还有在它们中仅包含一要素、更多或更少的其他组合或形态。