本发明提供了一种分段式电流舵DAC电路，属于集成电路领域。该分段式电流舵DAC电路包括由电阻R0~R6组成的电阻衰减网络、开关S0~S11组成的开关电路和电流源I0~I11组成的电流源电路。本发明的主要优点是利用电阻衰减网络对12位电流型DAC进行合理分段，减小了电路（电流源及译码电路）的复杂程度，减小了芯片的面积，降低了芯片的功耗，同时还提高了DAC的性能。
1.一种分段式电流舵DAC电路，其特征在于包括由电阻R0 R6组成的电阻衰减网络、开~关S0 S11组成的开关电路和电流源I0 I11组成的电流源电路；
其中，电阻R0一端接地，另一端接节点A；电阻R1一端接节点A，另一端接节点B；电阻R2一端接地，另一端接节点B；电阻R3一端接节点B，另一端接节点C；电阻R4一端接地，另一端接节点C；电阻R5一端接节点C，另一端接输出端VOUT；电阻R6一端接地，另一端接输出端VOUT；电流源I0一端与开关S0一端相连，电流源I0另一端接电源VDD，开关S0另一端接节点A；电流源I1一端与开关S1一端相连，电流源I1另一端接电源VDD，开关S1另一端接节点A；电流源I2一端与开关S2一端相连，电流源I2另一端接电源VDD，开关S2另一端接节点A；电流源I3一端与开关S3一端相连，电流源I3另一端接电源VDD，开关S3另一端接节点B；电流源I4一端与开关S4一端相连，电流源I4另一端接电源VDD，开关S4另一端接节点B；电流源I5一端与开关S5一端相连，电流源I5另一端接电源VDD，开关S5另一端接节点B；电流源I6一端与开关S6一端相连，电流源I6另一端接电源VDD，开关S6另一端接节点C；电流源I7一端与开关S7一端相连，电流源I7另一端接电源VDD，开关S7另一端接节点C；电流源I8一端与开关S8一端相连，电流源I8另一端接电源VDD，开关S8另一端接节点C；电流源I9与开关S9一端相连，电流源I9另一端接电源VDD，开关S9另一端接输出端VOUT；电流源I10与开关S10一端相连，电流源I10另一端接电源VDD，开关S10另一端接输出端VOUT；电流源I11与开关S11一端相连，电流源I11另一端接电源VDD，开关S11另一端接输出端VOUT。
2.如权利要求1所述的分段式电流舵DAC电路，其特征在于，还包括开关信号产生单元，所述开关信号产生单元由依次相连的寄存器、译码器及锁存器构成；输入信号D0 D11输入~所述开关信号产生单元，输出开关控制信号控制开关S0 S11的通断。
3.如权利要求1所述的分段式电流舵DAC电路，其特征在于，所述电流源I0 I11大小比~例为I0:I1:I2:I3:I4:I5:I6:I7:I8:I9:I10:I11=1:2:4:1:2:4:1:2:4:1:2:4。
4.如权利要求1所述的分段式电流舵DAC电路，其特征在于，所述电阻R0 R6大小比例为~R0:R1:R2:R3:R4:R5:R6=7:49:8:49:8:49:8。
5.如权利要求1所述的分段式电流舵DAC电路，其特征在于，所述开关S0 S11为MOS管开~关。
一种分段式电流舵DAC电路
技术领域
[0001] 本发明属于集成电路领域，特别涉及一种分段式电流舵DAC电路。
背景技术
[0002] DAC是数模转换器的简称。作为连接数字信号与模拟信号的桥梁，DAC现在已经被广泛应用于计算机、通信等各种领域中。
[0003] 目前广泛应用的电流源DAC结构有三种，分别是二进制加权电流源结构、单位电流源型电流源结构和这两种结构结合而成的分段式电流源结构。
[0004] 传统的分段式电流源结构的普遍做法是低位采用二进制加权电流源结构以节省面积，高位采用单位电流源型电流源结构以提高性能。这种分段式电流源结构仍然存在着结构复杂、面积大、功耗高等缺点。
发明内容
[0005] 有鉴于此，本发明提供了一种分段式电流舵DAC电路，以减小现有DAC的面积，降低其功耗，提高其性能。
[0006] 一种分段式电流舵DAC电路，其特征在于包括由电阻R0～R6组成的电阻衰减网络、开关S0～S11组成的开关电路和电流源I0～I11组成的电流源电路；
[0007] 其中，电阻R0一端接地，另一端接节点A；电阻R1一端接节点A，另一端接节点B；电阻R2一端接地，另一端接节点B；电阻R3一端接节点B，另一端接节点C；电阻R4一端接地，另一端接节点C；电阻R5一端接节点C，另一端接输出端VOUT；电阻R6一端接地，另一端接输出端VOUT；电流源I0一端与开关S0一端相连，电流源I0另一端接电源VDD，开关S0另一端接节点A；电流源I1一端与开关S1一端相连，电流源I1另一端接电源VDD，开关S1另一端接节点A；电流源I2一端与开关S2一端相连，电流源I2另一端接电源VDD，开关S2另一端接节点A；电流源I3一端与开关S3一端相连，电流源I3另一端接电源VDD，开关S3另一端接节点B；电流源I4一端与开关S4一端相连，电流源I4另一端接电源VDD，开关S4另一端接节点B；电流源I5一端与开关S5一端相连，电流源I5另一端接电源VDD，开关S5另一端接节点B；电流源I6一端与开关S6一端相连，电流源I6另一端接电源VDD，开关S6另一端接节点C；电流源I7一端与开关S7一端相连，电流源I7另一端接电源VDD，开关S7另一端接节点C；电流源I8一端与开关S8一端相连，电流源I8另一端接电源VDD，开关S8另一端接节点C；电流源I9与开关S9一端相连，电流源I9另一端接电源VDD，开关S9另一端接输出端VOUT；电流源I10与开关S10一端相连，电流源I10另一端接电源VDD，开关S10另一端接输出端VOUT；电流源I11与开关S11一端相连，电流源I11另一端接电源VDD，开关S11另一端接输出端VOUT。
[0008] 进一步的，所述分段式电流舵DAC电路还包括开关信号产生单元，所述开关信号产生单元由依次相连的寄存器、译码器及锁存器构成；输入信号D0～D11输入所述开关信号产生单元，输出开关控制信号控制开关S0～S11的通断。
[0009] 进一步的，所述电流源I0～I11大小比例为I0:I1:I2:I3:I4:I5:I6:I7:I8:I9:I10:I11＝1:2:4:1:2:4:1:2:4:1:2:4。
[0010] 进一步的，所述电阻R0～R6大小比例为R0:R1:R2:R3:R4:R5:R6＝7:49:8:49:8:49:8。
[0011] 进一步的，所述开关S0～S11为MOS管开关。
[0012] 本发明提供的分段式电流舵DAC电路的主要优点是利用电阻衰减网络，对电流型DAC进行合理分段，降低了电路的复杂程度，减小了芯片的面积，降低了芯片的功耗，同时还可以提高DAC的性能。
附图说明
[0013] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0014] 图1为本发明提供的分段式电流舵DAC电路示意图。
[0015] 图2为本发明实施例1提供的开关信号产生单元电路结构示意图。
具体实施方式
[0016] 本发明公开了一种分段式电流舵DAC电路，所述分段式电流舵DAC电路利用电阻衰减网络，对12位电流型DAC进行合理分段，减小了电路(电流源及译码电路)的复杂程度，减小了芯片的面积，降低了芯片的功耗，同时还可以提高DAC的性能。
[0017] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0018] 一种分段式电流舵DAC电路，如图1所示，包括由电阻R0～R6组成的电阻衰减网络、开关S0～S11组成的开关电路和电流源I0～I11组成的电流源电路；
[0019] 其中，电阻R0一端接地，另一端接节点A；电阻R1一端接节点A，另一端接节点B；电阻R2一端接地，另一端接节点B；电阻R3一端接节点B，另一端接节点C；电阻R4一端接地，另一端接节点C；电阻R5一端接节点C，另一端接输出端VOUT；电阻R6一端接地，另一端接输出端VOUT；电流源I0一端与开关S0一端相连，电流源I0另一端接电源VDD，开关S0另一端接节点A；电流源I1一端与开关S1一端相连，电流源I1另一端接电源VDD，开关S1另一端接节点A；电流源I2一端与开关S2一端相连，电流源I2另一端接电源VDD，开关S2另一端接节点A；电流源I3一端与开关S3一端相连，电流源I3另一端接电源VDD，开关S3另一端接节点B；电流源I4一端与开关S4一端相连，电流源I4另一端接电源VDD，开关S4另一端接节点B；电流源I5一端与开关S5一端相连，电流源I5另一端接电源VDD，开关S5另一端接节点B；电流源I6一端与开关S6一端相连，电流源I6另一端接电源VDD，开关S6另一端接节点C；电流源I7一端与开关S7一端相连，电流源I7另一端接电源VDD，开关S7另一端接节点C；电流源I8一端与开关S8一端相连，电流源I8另一端接电源VDD，开关S8另一端接节点C；电流源I9与开关S9一端相连，电流源I9另一端接电源VDD，开关S9另一端接输出端VOUT；电流源I10与开关S10一端相连，电流源I10另一端接电源VDD，开关S10另一端接输出端VOUT；电流源I11与开关S11一端相连，电流源I11另一端接电源VDD，开关S11另一端接输出端VOUT。
[0020] 作为本发明的实施例，如图2所示，所述分段式电流舵DAC电路还包括开关信号产生单元，所述开关信号产生单元由依次相连的寄存器、译码器及锁存器构成；输入信号D0～D11输入所述开关信号产生单元，输出开关控制信号控制开关S0～S11的通断。
[0021] 作为本发明的实施例，所述电流源I0～I11大小比例为I0:I1:I2:I3:I4:I5:I6:I7:I8:I9:I10:I11＝1:2:4:1:2:4:1:2:4:1:2:4。
[0022] 作为本发明的实施例，所述电阻R0～R6大小比例为R0:R1:R2:R3:R4:R5:R6＝7:49:8:49:8:49:8。
[0023] 作为本发明的实施例，所述开关S0～S11为MOS管开关。
[0024] 通过所述电阻R0～R6大小比例和电流源I0～I11大小比例的上述设置，电阻R0～R6构成了一个8倍的衰减网络，电流源I0、I3、I6、I9流入电阻衰减网络后在输出点VOUT产生的电压比例为1:8:82:83；而电流源I0～I11大小比例为I0:I1:I2:I3:I4:I5:I6:I7:I8:I9:I10:I11＝1:2:4:1:2:4:1:2:4:1:2:4,这就使得电流源阵列和电阻衰减网络的组合正好构成了一个12位的DAC，即电流源I0～I11在输出点VOUT上产生的电压比例为1:2:22:23:24:
5 6 7 8 9 10 11
2:2:2:2:2:2 :2 。
[0025] 本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
[0026] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
