用于未被编程的OTP存储器阵列的测试单元

摘要

测试单元被包含在一次可编程（OTP）存储器阵列中，从而检测半导体制造偏差，这种制造偏差能产生潜在缺陷的存储器阵列。测试单元与常规OTP单元同时被制造，除了它们的大小在一个尺寸上更小，从而沿该尺寸检测掩膜偏差。任何被制造的不能被编程的测试单元意味着会出现某种程度的制造掩膜偏差并且OTP阵列不应被使用。

权利要求

1.一种一次可编程存储器阵列，包括：

多行的未被编程的一次可编程单元，每个未被编程的一次可编程单元具有第一活性区；以及一行的未被编程的测试一次可编程单元，每个未被编程的测试一次可编程单元具有比第一活性区更小的第二活性区。

2.根据权利要求1所述的一次可编程存储器阵列，其中第一活性区和第二活性区具有实质上相同的宽度尺寸，并且第二活性区的长度尺寸比第一活性区的更小。

3.根据权利要求2所述的一次可编程存储器阵列，其中第一活性区的第一长度尺寸沿未被编程的一次可编程单元的沟道长度方向从位线接触延伸至第一活性区的边缘。

4.根据权利要求3所述的一次可编程存储器阵列，其中第二活性区的第二长度尺寸沿未被编程的测试一次可编程单元的沟道长度方向从位线接触延伸至第二活性区的边缘。

5.根据权利要求4所述的一次可编程存储器阵列，其中第一长度尺寸和第二长度尺寸从各自的位线接触在相同的方向上延伸。

6.根据权利要求5所述的一次可编程存储器阵列，其中一行的未被编程的测试一次可编程单元为第一行的未被编程的测试一次可编程单元，而存储器阵列进一步包括第二行的未被编程的测试一次可编程单元。

7.根据权利要求6所述的一次可编程存储器阵列，其中第二行的未被编程的测试一次可编程单元的每个未被编程的测试一次可编程单元具有第三活性区，所述第三活性区的宽度尺寸和长度尺寸实质上与第二活性区的相同。

8.根据权利要求7所述的一次可编程存储器阵列，其中第三活性区的第三长度尺寸在与第二长度尺寸相反的方向上从位线接触延伸至第三活性区的边缘。

9.根据权利要求4所述的一次可编程存储器阵列，其中针对用于制造一次可编程存储器阵列的工艺节点，第二长度尺寸根据预定的对准精度而比第一长度尺寸短。

10.根据权利要求1所述的一次可编程存储器阵列，其中第一活性区被厚栅极氧化层和薄栅极氧化层覆盖，第一活性区上的薄栅极氧化层对应于第一反熔丝装置。

11.根据权利要求10所述的一次可编程存储器阵列，其中第二活性区被厚栅极氧化层和薄栅极氧化层覆盖，第二活性区上的薄栅极氧化层对应于第二反熔丝装置。

12.根据权利要求11所述的一次可编程存储器阵列，其中第一反熔丝装置和第二反熔丝装置的宽度尺寸实质上相同。

13.根据权利要求11所述的一次可编程存储器阵列，其中第一反熔丝装置区域的第一长度尺寸位于厚栅极氧化层的边缘和第一活性区的边缘之间。

14.根据权利要求13所述的一次可编程存储器阵列，其中第二反熔丝装置区域的第二长度尺寸位于厚栅极氧化层的边缘和第二活性区的边缘之间。

15.根据权利要求14所述的一次可编程存储器阵列，其中第一长度尺寸大于第二长度尺寸。

16.一种用于测试未被编程的一次可编程存储器阵列的方法，所述未被编程的一次可编程存储器阵列具有未被编程的一次可编程单元和未被编程的测试一次可编程单元，每个未被编程的一次可编程单元具有第一活性区，每个未被编程的测试一次可编程单元具有比第一活性区更小的第二活性区，所述方法包括：在至少一个未被编程的测试一次可编程单元上执行编程操作；

检测在所述至少一个未被编程的测试一次可编程单元上所执行的编程是成功或未成功；以及当所述至少一个未被编程的测试一次可编程单元被检测出未被成功地编程时，确定出未被编程的一次可编程存储器阵列是有缺陷的。

17.根据权利要求16所述的方法，其中所述至少一个未被编程的测试一次可编程单元被定向在第一方向上。

18.根据权利要求17所述的方法，其中执行步骤包括在至少一个未被编程的测试一次可编程单元上执行另一编程操作，该至少一个未被编程的测试一次可编程单元被定向在与第一方向相反的第二方向上。

19.根据权利要求16所述的方法，其中执行步骤包括：

给与所述至少一个未被编程的测试一次可编程单元连接的位线施用测试数据，以及用编程电压驱动与所述至少一个未被编程的测试一次可编程单元连接的测试字线。

20.根据权利要求16所述的方法，其中检测步骤包括执行程序核实操作，以检测所述至少一个未被编程的测试一次可编程单元的编程是成功或未成功的。

说明书

用于未被编程的OTP存储器阵列的测试单元

[0001] 相关申请的交叉引用

[0002] 本申请是2008年12月23日提交的第12/342,367号美国专利申请的部分连续案，第12/342,367号美国专利申请要求2008年4月3日提交的第61/042,052号美国临时专利申请的优先权利益，所述美国临时专利申请内容通过引用被整体引入本文中。

技术领域

[0003] 本发明主要涉及非易失性存储器。更具体地，本发明涉及一次可编程（OTP）存储器。

背景技术

[0004] 反熔丝存储器是一种一次可编程存储器，其中，该装置能用数据一次永久地（电）被编程。该数据由终端使用者编程以用于特定的应用。有多种类型的OTP存储器单元能够被使用。OTP存储器给使用者提供一定的灵活性，这是因为任何数据都能够被编程。

[0005] 反熔丝存储器能被使用在所有的一次可编程技术中，包括RF-ID标签。RF-ID标签技术更容易在工业中被接受，例如在零售、安全、运输、物流以及军事领域。反熔丝存储器的简易性和CMOS完全兼容性使得RF-ID标签概念能应用到集成电路制造和测试工艺中。因此，通过在每个晶圆上和/或晶圆上的每个裸片上，组合使用反熔丝存储器和RF通讯接口，以在IC制造和封装时实现非接触式编程和读取芯片特征或晶圆特征信息，从而能够提高IC制造生产率。

[0006] 图1是一种已知的反熔丝存储器单元的电路图，而图2和3分别显示了图1中所示的反熔丝存储器单元的平面图和横截面图。图1的反熔丝存储器单元包括沟道晶体管或存取晶体管10，存取晶体管10用于将位线耦合至反熔丝装置12的底板上。反熔丝装置12被看作是一种基于栅极电介击穿的反熔丝装置。字线WL与存取晶体管10的栅极耦接以将存取晶体管10打开，而单元极板电压Vcp与反熔丝装置12的顶板耦接从而对反熔丝装置12编程。

[0007] 从图2和3能够看出，存取晶体管10和反熔丝装置12的布局非常直接明了。存取晶体管10的栅极14和反熔丝装置12的顶板16由相同的多晶硅层构造而成，这些多晶硅层延伸越过活性区18。在活性区18内，在每个多晶硅层的下方，形成有薄栅氧化层20，也就是所谓的栅极电介质，从而将多晶硅与下方的活性区电隔离。栅极14的两层都是扩散区22和24，其中扩散区24 被耦接至位线（bitline）。虽然未示出，但是本领域技术人员能够理解，能够施用标准的CMOS工艺，例如侧壁间隙的形成、轻掺杂扩散(LDD) 以及扩散和栅极硅化。虽然经典的单晶体管和电容单元构造被广泛地使用，但是因为对于高密度应用，可以节省半导体阵列的面积，仅有晶体管的反熔丝单元是被进一步期望的。这种仅有晶体管的反熔丝应该是可靠的，同时易于以低成本的CMOS 工艺进行制造。

[0008] 图4a显示了能够用任一标准CMOS工艺加工制造的反熔丝晶体管的横截面图。这种反熔丝晶体管及其变形在共有的2005年10月21日提交的第10/553,873号美国专利申请和2007年6月13日提交的第11/762,552号美国专利申请中被披露，这些专利申请的内容通过引用被引入本文。在目前显示的实施例中，反熔丝晶体管几乎等同于简单的厚栅极氧化层，或者是具有浮动扩散端子的输入/输出MOS晶体管。所披露的反熔丝晶体管（也被称为分离沟道电容器或半晶体管）能够被可靠地编程，从而使得多晶硅栅极和衬底之间的熔丝链能够被可预见地定位至装置的特定区域。图4a的横截面视图是沿装置的沟道长度剖开的。所述沟道通常被认为是叠加的多晶硅栅极下方的区域，其长度通常由与各自扩散区相邻的多晶硅栅极的边缘确定。

[0009] 反熔丝单元30包括加工在衬底沟道区域34上的可变厚度的栅极氧化层32、多晶硅栅极36、侧壁间隔物38、场氧化层区域40、扩散区42以及扩散区42内的LDD区域44。所示的位线接触46与扩散区42电接触。可变厚度的栅极氧化层由厚栅极氧化层32和薄栅极氧化层33构成，从而使得部分的沟道长度被厚栅极氧化层覆盖，而剩余部分的沟道长度由薄栅极氧化层覆盖。通常，薄栅极氧化层是能够发生氧化层击穿的区域。另一方面，与扩散区42汇合的厚栅极氧化层边缘界定出存取边缘，在存取边缘，能够阻止栅极氧化层击穿，并且对于编程的反熔丝晶体管，栅极36和扩散区42之间的电流流动。虽然厚氧化层部分延伸至沟道区域的距离取决于掩膜等级，但是厚氧化层部分被优选地加工成至少与加工在相同芯片上的高压晶体管的最小长度一样长。

[0010] 在该实施例中，扩散区42通过位线接触46与位线连接，或者与用于感应来自多晶硅栅极36的电流的其他线连接，并且扩散区42能够被掺杂以接纳编程电压或电流。该扩散区42被加工的靠近可变厚度的栅极氧化层的厚氧化层部分。为了进一步防止高电压毁坏反熔丝单元30的边缘，或电流泄露，电阻保护氧化物（RPO）（也被称为硅化物保护氧化层）能够在加工过程中被加入，以进一步将金属颗粒与侧壁间隔物38分开。该RPO优选地用在硅化工艺中以防止部分的扩散区42和部分的多晶硅栅极被硅化。已知的是，硅化晶体管具有更高的电流泄露以及更低的击穿电压。因此，具有非硅化扩散区42会降低电流泄露。扩散区42能够被掺杂从而用于低电压晶体管或高电压晶体管或者两者在相同或不同扩散区轮廓内的组合。

[0011] 图4b显示了反熔丝单元30的简化平面图。位线接触46能够用作视觉参考点以标定具有图4a的相应横截面视图的平面图。活性区48是被加工的沟道区域34和扩散区42所在装置的区域，其在加工过程中由OD掩膜界定出。点划线50界定出一个区域，在该区域内在加工过程中通过OD2掩膜形成的后栅极氧化层。更具体地，由点划线50所包围的区域代表形成厚氧化层所在的区域。OD仅代表氧化层界定掩膜，所述氧化层界定掩膜用于在CMOS工艺中界定出衬底上的形成氧化层的区域，而OD2代表不同于第一氧化层界定掩膜的第二氧化层界定掩膜。根据本发明的一种实施方式，由活性区48的边缘和OD2掩膜的最右侧边缘所界定的厚栅极氧化层被最小化。在目前所示的实施方式中，通过将最右侧OD2掩膜边缘朝活性区48的平行边缘移动，能够最小化该区域。2007年6月13日提交的第11/762,552号美国共有专利申请描述了能够用在非易失性存储器阵列中的替代的单晶体管反熔丝存储单元。

[0012] 图5显示了根据本发明实施方式的单晶体管存储单元存储器阵列的平面视图。在本实施例中，仅显示了四个字线（wordline）和四个位线。存储器阵列60中的每个单晶体管反熔丝单元30具有一个多晶硅栅极62，并且结构与图4a和4b的反熔丝单元30相同。在存储器阵列60中，形成每个反熔丝存储单元的多晶硅栅极62的多晶硅线对于成排（row）的所有反熔丝存储单元是共同的。所显示的存储阵列包括16个反熔丝存储单元，其中四个一组排列成第一排64、第二排66、第三排68和第四排70。字线WLi、WLi+1、WLi+2 和WLi+3分别与排64、66、68和70的多晶硅栅极62连接。点划线72在存储器阵列中界定出这样一个区域，在该区域内，在加工过程中由厚栅极氧化层界定掩膜形成厚栅极氧化层。在图5所示的构造中，来自排64和66的每对存储单元共享共同的扩散区74和共同的位线接触76。每个位线接触与不同的位线（例如位线BLn、BLn+1、BLn+2 和BLn+3）连接。预充电路78以及列译码器和感应放大器电路模块80与每个位线连接。预充电电路78用于将所有的位线预充电至用于读取操作的预订电压，同时，列译码器和感应放大器电路模块80包括多重装置，所述多重装置用于与一个或更多的位线分享一个感应放大器。使用图5的结构的存储器阵列的实际布置能够具有预充电电路78，所述预充电电路78位于位线的与列译码器和感应放大器电路模块80相反的一端，或者靠近或与列译码器和感应放大器电路模块80集成在一起。

[0013] 参考图4a和4b的反熔丝单元30和图5的存储器阵列，来讨论程序和读取操作的概述。通常，反熔丝晶体管通过使栅极氧化层破裂而被编程，优选地，在厚/薄栅极氧化层边缘和薄栅极氧化层/源扩散边缘之一处使栅极氧化层破裂。这可通过在要被编程单元的栅极和沟道之间施加足够高的电压差，以及在其他所有的单元上（如果存在的话）施加实质上更低的电压差来实现。因此，一旦形成永久的导电链，施加至多晶硅栅极的电流就会经链和沟道流至扩散区，这能够通过传统的感应放大器电路而被感应到。在本实施例中，反熔丝单元30的编程是通过将所选择的位线接地，并且将所选的列驱动至编程电压值（VPP）而实现的，所述编程电压值通常大于提供给其他电路的VDD电压源。在这些情况下，薄栅极氧化层33用于击穿沟道区域34和字线之间所形成的大电场，借此在沟道区域34和多晶硅栅极36之间产生电性的导电连接。该电性的导电连接能够被看作导电链或反熔丝。例如在图5中，如果BLn接地并且WLi被选择以被驱动至VPP，则一旦形成导电链，BLn和WLi的交叉点处的反熔丝单元30就会被编程。因此，如果相应的位线接地，与WLi连接的任何反熔丝晶体管就能够被编程。另一方面，通过给与其相连的位线施加偏压至VDD，可阻止与WLi相连的任何反熔丝晶体管的编程。所降低的电场对于所形成的导电链是不够的。

[0014] 为了用形成的导电链读取编程或未被编程的反熔丝晶体管，在将所选的字线驱动至VDD之后，所有的位线被预充电至VSS。具有导电链的任何被编程的反熔丝晶体管会将其相应的位线通过其VDD驱动字线驱动至VDD，VDD驱动字线是通过导电链驱动的。所增加的位线电压然后能够被感应到。缺少导电链的任何未被编程的反熔丝晶体管会对其相应的位线无效，这意味着它将保持在VSS预充电值。

[0015] 对于本领域技术人员来说，可以理解的是，OTP存储器可通过终端用户而被编程，而不是通过制造商或供应商。因此，制造商应当提供一些条件，使得所提供的OTP存储器在终端用户被使用前已经被测试从而适于操作。更加具体地，制造商应当提供条件使得OTP存储器的电路能适当地起作用。在用户未成功编程之后，采用已知的大量技术，有缺陷的单元能够用单元的额外行替换。特别地，这种测试应当确保，制造的电路（例如行译码器和列译码器）如所设计的起作用，并且在形成字线和位线的过程中没有制造缺陷。

[0016] 测试上述OTP存储装置的功能是困难的，因为位线被预充电至与未被编程单元的位线相同的电压值，并且在单元未被编程时将字线驱动至读取电压是无效的。对于所述OTP存储器装置，当被编程的OTP存储单元被激活时，位线仅朝VDD上升。

[0017] 因此，期望提供一种测试未被编程的OTP存储器阵列的电路，而无需对任何OTP存储单元编程。

发明内容

[0018] 本发明的一个目的是消除或减缓前述OTP测试方法和系统的至少一个缺点。

[0019] 在第一方面，本发明提供了一种一次可编程的存储器阵列。所述OTP存储器阵列包括多行的未被编程OTP单元和一行的未被编程的测试OTP单元。每个未被编程的OTP单元具有第一活性区，并且每个未被编程的测试OTP单元具有比第一活性区更小的第二活性区。根据本实施方式，第一活性区和第二活性区具有实质上相同的宽度尺寸，并且第二活性区的长度尺寸比第一活性区的更小。在该实施方式中，第一活性区的第一长度尺寸沿未被编程的OTP单元的沟道长度方向从位线接触延伸至第一活性区的边缘。此外，第二活性区的第二长度尺寸能够沿未被编程的测试OTP单元的沟道长度方向从位线接触延伸至第二活性区的边缘。在该实施方式中，第一长度方向和第二长度方向从各自的位线接触在相同的方向上延伸。

[0020] 在本实施方式的一方面中，一行的未被编程的测试OTP单元为第一行的未被编程的测试OTP单元，而存储器阵列进一步包括第二行的未被编程的测试OTP单元。第二行的未被编程的测试OTP单元的每个未被编程测试OTP单元具有第三活性区，第三活性区的宽度尺寸和长度尺寸实质上与第二活性区的相同。第三活性区具有第三长度尺寸，该第三长度尺寸在与第二长度尺寸相反的方向上从位线接触延伸至第三活性区的边缘。

[0021] 在另一实施方式中，针对用于制造OTP存储器阵列的工艺节点，第二长度尺寸根据预定的对准精度而比第一长度尺寸短。

[0022] 在第一方面的另一实施方式中，第一活性区被厚栅极氧化层和薄栅极氧化层覆盖，第一活性区上的薄栅极氧化层对应于第一反熔丝装置。在该实施方式中，第二活性区被厚栅极氧化层和薄栅极氧化层覆盖，其中第二活性区上的薄栅极氧化层对应于第二反熔丝装置，并且第一反熔丝装置和第二反熔丝装置的宽度尺寸实质上相同。选择性地，第一反熔丝装置区域的第一长度尺寸位于厚栅极氧化层的边缘和第一活性区的边缘之间。在另一方面，第二反熔丝装置区域的第二长度尺寸位于厚栅极氧化层的边缘和第二活性区的边缘之间，并且第一长度尺寸大于第二长度尺寸。

[0023] 在第二方面，本发明提供了一种用于测试未被编程的OTP存储器阵列的方法，所述未被编程的OTP存储器阵列具有未被编程的常规OTP单元和未被编程的测试OTP单元。所述方法包括：在至少一个未被编程的测试OTP单元上执行编程操作；检测在所述至少一个未被编程的测试OTP单元上所执行的编程是成功或未成功；以及当所述至少一个未被编程的测试OTP单元被检测出未被成功地编程时，确定出未被编程的OTP存储器阵列是有缺陷的。根据第二方面的实施方式，所述至少一个未被编程的测试OTP单元被定向在第一方向上。根据另一实施方式，执行步骤包括在至少一个未被编程的测试OTP单元上执行另一编程操作，该至少一个未被编程的测试OTP单元被定向在与第一方向相反的第二方向上。

[0024] 根据第二方面的其他实施方式，执行步骤包括给与所述至少一个未被编程的测试OTP单元连接的位线施用测试数据，以及用编程电压驱动与所述至少一个未被编程的测试OTP单元连接的测试字线。检测步骤包括执行程序核实操作，以检测所述至少一个未被编程的测试OTP单元的编程是成功或未成功的。

[0025] 通过查看下文中本发明的具体实施方式的说明以及附图，本发明的其他方面和特征对于本领域技术人员来说是显而易见的。

附图说明

[0026] 仅通过实施例并且参考附图，对本发明的实施方式进行描述，其中：

[0027] 图1是DRAM型反熔丝单元的电路图。

[0028] 图2是图1中的DRAM型反熔丝单元的平面图。

[0029] 图3是图2中的DRAM型反熔丝单元沿线A-A的横截面图。

[0030] 图4a是可变厚度栅极氧化层反熔丝晶体管的横截面图。

[0031] 图4b是图4a中的可变厚度栅极氧化层反熔丝晶体管的平面图。

[0032] 图5是使用图4a中的可变厚度栅极氧化层存储器单元的单晶体管反熔丝存储器阵列的平面图。

[0033] 图6是根据本发明实施方式的OTP存储器装置的模块图。

[0034] 图7是根据本发明实施方式的具有行和列测试电路的单晶体管反熔丝存储器阵列的平面图。

[0035] 图8是图7中的单晶体管反熔丝存储器阵列的电路原理图。

[0036] 图9是根据本发明另一实施方式的具有行和列测试电路的单晶体管反熔丝存储器阵列的平面图。

[0037] 图10是图9中的单晶体管反熔丝存储器阵列的电路原理图。

[0038] 图11显示了用行和列测试电路测试OTP存储器阵列的方法的流程图。

[0039] 图12是根据本发明另一实施方式的具有行和列测试电路的二晶体管反熔丝存储器阵列的平面图。

[0040] 图13是根据本实施方式的具有未被编程的测试OTP单元的单晶体管OTP存储器阵列的平面图。

[0041] 图14是显示了厚氧化层掩膜相对于OTP单元的活性区的理想对准的平面图。

[0042] 图15是显示了厚氧化层掩膜相对于OTP单元的活性区的示例性偏差的平面图。

[0043] 图16是显示了根据本实施方式的检测临界OTP存储器单元的方法的流程图。

[0044] 图17是根据本实施方式的选择性替换未被编程的测试OTP单元的平面图。

具体实施方式

[0045] 本发明主要提供一种用于测试未被编程的OTP存储器的方法，这种方法使得字线和位线的连接、列译码器、字线驱动器、译码的正确性、感应和倍增能够适当地运行。OTP测试系统包括列测试电路和行测试电路的其中之一或者两个都包括。列测试电路将所有的位线藕接至一个电压值，该电压值与读取操作中为了激活测试字线而由被编程的OTP存储器单元所提供的电压值类似。位线电压能够被感应，借此能够测试列译码和感应放大器电路。行测试电路将测试位线藕接至一个电压值，该电压值与读取操作过程中为了激活OTP存储器阵列的字线而由被编程的OTP存储器单元所提供的电压值类似。测试位线的电压能够被感应，借此能够测试行译码和驱动电路。因此，信号线（例如字线和位线）的连续性能够被测试，用于驱动这些信号线所依赖的逻辑也能够被测试。

[0046] 图6是显示了本发明实施方式的模块图。OTP存储器装置100包括OTP存储器阵列102，OTP存储器阵列102由与字线和位线连接的OTP存储器单元组成，其中，在OTP存储器阵列102内，字线水平地延伸，而位线竖直地延伸。行电路模块104与字线的第一端连接，行电路模块104包括行相关电路，所述行相关电路例如是行译码器和行驱动器。列电路模块106与位线的第一端连接，列电路模块106包括列相关电路，列相关电路例如是列译码器和感应放大器。行测试电路模块108与字线的第二和相反端连接，行测试电路模块108用于测试行电路的功能以及每个字线的物理状态。列测试电路模块110与位线的第二和相反端连接，列测试电路模块110用于测试列电路的功能以及每个位线的物理状态。要注意的是，图中仅显示了OTP存储器装置100的存储器阵列和相关的存储器阵列电路，本领域技术人员可理解的是，也可以用其他的电路和逻辑以实现合适的操作。行测试电路108和列测试电路110的物理设置能够实现对字线和位线的物理完整性或连续性的测试。为了最小化电路面积开销（overhead），行测试电路108和列测试电路110被加工成与OTP存储器阵列102的存储器单元在物理布局相同并且在结构上实质相同的存储器单元。这些测试单元因此仿真OTP存储器阵列的存储器单元的电学性能。根据一个实施方式的行测试电路108和列测试电路110的其他细节在图7中被显示。

[0047] 图7是显示了图6中的OTP存储器装置100的具体实施方式的晶体管级布局的平面视图。特别地，图中所显示的是OTP存储器阵列102、行测试电路108和列测试电路110的晶体管级实施例，同时列电路模块106代表已知的列电路，例如预充电电路、列译码器和感应放大器。行电路模块104在图7中未显示，但是本领域技术人员能够理解的是，这些电路在现有技术中是已知的。图7中所显示的所有晶体管是n沟道晶体管。OTP存储器阵列102是反熔丝单元30的阵列，反熔丝单元30例如是图4a、4b和5中所示和所述的单晶体管反熔丝存储器单元。在本实施例中，仅显示了OTP存储器阵列102的四个字线WLi至WLi+3和四个位线BLn至BLn+3。这些字线和位线在本文中被成为常规的字线和位线。单晶体管反熔丝存储器单元的特点在上文中已经描述了，因此在本实施方式中不再描述。

[0048] 列测试电路110与常规位线的与第一端相反的第二端连接，常规位线与列电路模块106连接。这种设置的目的是测试整个长度位线的物理完整性。列测试电路110包括一行的列测试单元，例如被编程的掩膜式只读存储器（MROM）单元，其中MROM单元与常规位线的比例为一比一。正如图7所示的，MROM单元200、202、204和206具有与测试字线WL_test相对应的多晶硅栅极，其中，每个MROM单元具有漏端子208和源端子210，所述漏端子208通过位线接触与相应的常规位线连接，而源端子210与电压源VDD连接。根据本发明，每个MROM单元在结构上与反熔丝晶体管类似，并且符合相同的过程步骤，除了它们不具有可变厚度栅极氧化层。在图7的实施例中，与OTP存储器阵列102内的厚栅极氧化层界定掩膜72相同的厚栅极氧化侧界定掩膜212被用于在沟道区域之上WL_test的多晶硅栅极之下界定出厚栅极氧化层。换句话说，MROM单元200、202、204和206在功能上与核心逻辑晶体管或I/O晶体管类似，核心逻辑晶体管或I/O晶体管被加工在与OTP存储器装置100相同的衬底上的。

[0049] 在操作过程中，每个MROM单元将相应的常规位线充电至VDD_Vtn，其中Vtn是n沟道晶体管的临界电压，从而作为对WL_test被激活或被驱动至正电压值（VDD或VREF）的响应。如果列译码逻辑内存在缺陷，或者物理缺陷（，例如列测试电路110和列电路106之间的任何位线区域内的破损），则该位线就不会具有VDD_Vtn电压值。因此，感应常规位线上的VDD_Vtn电压的失败说明与位线相关的某种失败或者用于该位线的列译码的某种失败。

[0050] 行测试电路108与常规字线的与第一端相反的第二端连接，常规字线与行电路模块104（未示）连接。这种设置的目的是测试整个长度字线的物理完整性。行测试电路108包括一列的行测试单元，例如MROM单元，其中，MROM单元与常规字线的比例为一比一。如图7所示的，MROM单元214、216、218和220的每个都具有与其中一个常规字线对应的多晶硅栅极，其中每个MROM单元具有共享的漏端子222和共享的或专用的源端子224，漏端子222通过位线接触与测试位线BL_test连接，而源端子224与电压源VDD或VREF连接。虽然测试位线BL_test与测试感应放大器226连接，作为选择，它能够选择性地在测试过程中与模块106内的常规感应放大器之一耦合，如图10中所示的。根据本实施方式，每个MROM单元在结构上与反熔丝晶体管装置类似，除了它们不具有可变厚度栅极氧化层。在图7的实施例中，厚栅极氧化层界定掩膜72被延伸以在沟道区域之上每个多晶硅栅极之下界定出厚栅极氧化层。换句话说，MROM单元214、216、218和220在功能上与核心逻辑晶体管或I/O晶体管类似，所述核心逻辑晶体管或I/O晶体管被加工在与OTP存储器装置100相同的衬底上。

[0051] 在操作中，每个MROM单元将测试位线BL_test充电至约VDD – Vtn，其中Vtn是n沟道晶体管的临界电压，从而作为对常规字线被激活或驱动至正电压值（例如VDD）的响应。倘若在位线内没有物理缺陷，并且如果WL_test和常规字线WLi至WLi+3被驱动至约VDD的电压值，则所有的常规位线和测试位线BL_test被驱动至全VDD值。如果存在行译码逻辑中的缺陷或者物理缺陷（例如行测试电路108和行电路104（未示）之间的任何常规字线区域内的破裂），则测试位线就不会具有VDD-Vtn电压值。因此，感应BL_test上的VDD-Vtn电压的失败说明与该行相关的某种失败。

[0052] 图8显示了OTP存储器阵列102、行测试电路108和列测试电路110的等效电路原理图。图8中所用的反熔丝单元30由与n沟道晶体管的已知标记不同的晶体管标记所代表。特别地，目前所使用的反熔丝晶体管标记代表了反熔丝晶体管具有可变厚度栅极氧化层。列电路模块106被显示成图7中类同的盒体。图8清楚地显示了列测试电路110如何能将常规位线藕接至能由列电路模块106所感应的电压值，以及行测试电路108如何能将测试位线耦合至由测试感应放大器226所感应的电压值。因为这些位线电压能够被感应，行电路104和列电路106能够在运输给终端客户之前而被测试，终端客户会对OTP存储器阵列102进行编程。正如下文中所述的，能够开发出测试程序以通过列和行地址循环从而检查来自位线的期望的感应数据是否被正确地读取。

[0053] 在图7和8的实施方式中，行测试电路108和列测试电路被看作OTP存储器阵列102的一部分，因为MROM单元是采用与用于制造反熔丝存储器单元实质上相同的尺寸和工艺而被制造的。因此，用于实施这些测试电路的电路面积开销被最小化。图9是OTP存储器装置100的另一实施方式，根据本发明的实施方式，其进一步最小化了行测试电路和列测试电路的电路面积开销。

[0054] 在图9中，OTP存储器装置300包括与图7中所示的相同的OTP存储器阵列102和列电路模块106。在本实施方式中，列测试电路302包括一行的列测试单元，例如与OTP存储器阵列102内的反熔丝单元30相同的反熔丝晶体管。该行的列测试单元在第一测试循环中被编程。行测试电路304与行测试电路108相同，除了它不包括测试感应放大器。作为选择，行测试电路304可以包括一列的行测试单元，例如与OTP存储器阵列102内的反熔丝单元30相同的反熔丝单元（未示）。该列的行测试单元在第一测试循环中被编程。两个测试电路都至少具有与图7中所示的相应测试电路相同的功能。列测试电路302包括反熔丝晶体管306、308、310和312，每个晶体管都具有由多晶硅测试字线WL_test所形成的栅极。每个反熔丝晶体管
306、308、310和312具有漏扩散区314，泄漏扩散区314具有与相应的常规位线连接的位线接触。厚栅极氧化层界定掩膜316勾勒出了反熔丝晶体管的可变厚度栅极氧化层的厚和薄栅极氧化层部分，从而使得活性区的位于多晶硅字线WL_test下方的未被厚栅极氧化层界定掩膜316所覆盖的部分由薄栅极氧化层所覆盖。因此，反熔丝晶体管306、308、310和312的结构应当与OTP存储器阵列102内所形成反熔丝单元30的相同。反熔丝晶体管306、308、310和
312不会消耗如MROM单元200、202、204和206一样多的衬底区域，因此能够相比列测试电路
110降低列测试电路302的电路面积开销。在行测试电路304中，被显示成n沟道晶体管318的测试耦接装置选择性地将测试位线BL_test与相邻的常规位线BLn+3连接，从而作为对测试控制信号TEST的响应。

[0055] 图10显示了OTP存储器阵列102、行测试电路304和列测试电路302的等效电路原理图。为了显示反熔丝晶体管306、308、310和312的编程状态，电阻符号被连接在每个反熔丝晶体管306、308、310和312的栅极端子和源端子之间。电阻的缺少代表了反熔丝晶体管的未编程状态。因此，一旦成功地被编程，列测试电路302能够用于将常规位线藕接至VDD。

[0056] 现在描述列测试电路302的正常操作。在测试列电路106的功能之前，反熔丝晶体管306、308、310和312被编程。当驱动测试字线WL_test至VPP时，通过将常规位线偏置至VSS来实现编程。如果编程是成功的，导电链320会被形成在每个反熔丝晶体管306、308、310和312内。因此，任何的程序核实逻辑都能够作为用于列测试电路302反熔丝晶体管的部分编程操作而被测试。在制造的装置中，存在多余的测试行和测试列，从而如果其中一个由于任何原因而是有缺陷的，则其他的能够替代地被使用。假设编程是成功的，列电路106能够通过将WL_test驱动至读取电压值（例如VDD）而被测试。由于每个反熔丝晶体管306、308、310和312具有形成在其内的导电链，所以WL_test能将常规位线藕接至VDD。

[0057] 现在描述行测试电路304的正常操作。在测试模式中，信号TEST被驱动至VDD以打开测试藕接装置318并且将BL_test连接至BLn+3。列电路模块106内的列译码逻辑然后按规定线路将BL_test的电压发送至已有的感应放大器，已有的感应放大器然后针对相应的BL_test的电压提供逻辑状态。因此已有的感应放大器被重新使用，借此无需包含用于行测试电路304的额外的专用感应放大器。

[0058] 要注意的是，图7和9中所显示的行测试电路和列测试电路的实施方式的不同组合能够结合OTP存储器阵列而被使用。例如，行测试电路304的MROM单元能够用反熔丝单元替代。因此，在对行执行任何测试之前，这些反熔丝单元首先接受编程。作为选择，仅行测试电路和列测试电路的其中之一与OTP存储器阵列一起被使用。当数据能够从存储器装置中被读出从而通过外部测试装置进行评估时，自测逻辑能够被集成以用于比较感应数据逻辑值与期望的逻辑值。

[0059] 图11是根据本发明实施方式的使用前述行和列测试电路测试OTP存储器阵列的方法的流程图。方法步骤能够自动运行并且被设计成通过片上控制器可执行的内建自测（BIST）程序，或者通过外部计算设备自动运行。如果使用图9所实施的列测试电路302，则假定列测试电路302的所有反熔丝单元（例如单元306、308、310和312）已经被成功地编程。测试方法从步骤400开始，其中第一行被激活，或被驱动至能够有效地将与其连接的晶体管装置打开的电压值。该第一行能够包括用于打开MROM单元或者其内反熔丝单元的列测试电路110或302的测试字线WL_test，或者包括用于打开行测试电路108或304的MROM单元的常规字线WLi至WLi+3的其中一个。这会导致将常规位线BLn至BLn+3或测试位线BL_test藕接至VDD。下一步骤402，感应常规位线或测试位线，并且感应结果被提供给测试系统，或者提供给用于决定通过结果或失败结果的测试系统或测试器。

[0060] 要注意的是，列译码电路通常将预定数量的位线藕接至有限数量的感应放大器电路。在这种存储器构造中，在步骤404中作出决定以确定是否有其他的列要被感应。在有其他的列要被感应的情况下，列地址在步骤406中被改变，并且在步骤402中感应其他的位线。当列测试电路被用于测试所有的列地址的列译码。对于行测试，用于测试位线的步骤402被执行一次。在这种情况下，所述方法一直执行至步骤408。

[0061] 在步骤408中决定是否有其他的字线要驱动。如果电流测试是用于测试列电路，则就没有其他的字线要驱动。因此，所述测试终结于步骤410。另一方面，如果电流测试是用于测试行电路，则其他的字线仍然要被驱动。在这种情况下，所述方法一直运行至步骤412，在步骤412中测试位线被放电，并且在步骤414中行地址被改变。行地址能够依据任何的模式（例如序列模式）而被改变。一旦新的行地址已经被锁定，则所述方法返回至步骤400，在步骤400中，与新的行地址对应的新字线被驱动。步骤400、402、404、408、412和414重复循环直至无其他的字线要被驱动。如果在任何一次的循环之后接收到错误报告，则通过所述系统结束所述测试来减少循环的次数。因此，图11中所列的步骤能够用于列电路测试或行电路测试，所述列电路测试或行电路测试分别使用列和行测试电路实施方式。如果列测试电路和行测试电路被包括在存储器装置中，则列电路和行电路的测试能够以任何顺序而被执行。

[0062] 图7和9中的OTP存储器装置100和OTP存储器装置300的前述实施方式使用图4a和4b中所示的单晶体管反熔丝单元。本发明的实施方式并不限于单晶体管反熔丝晶体管，并且也能够使用选择性的实施方式，这种实施方式中存储器阵列由二晶体管反熔丝单元组成。例如，根据选择性的实施方式，图2和3中的二晶体管反熔丝单元能够用在OTP存储器阵列102、列测试电路和行测试电路中。

[0063] 图12是根据本发明选择性实施方式的具有行和列测试电路的二晶体管反熔丝存储器阵列的平面图。OTP存储器装置500包括OTP存储器阵列502、列电路504、列测试电路506和行测试电路508。行电路在图12中未示，并且行电路504能够与前述实施方式中所示和所述的列电路106相同。所示的OTP存储器阵列502包括两行的二晶体管反熔丝单元。每个二晶体管反熔丝单元具有图2和3中所示的结构，其中读取晶体管510用反熔丝装置512连续地被加工而形成。第一行包括字线WL0和VCP0，而第二行包括字线WL1和VCP1。厚栅极氧化侧界定掩膜514界定出一个区域，在该区域内加工有厚氧化层。如图12所示的，相同列的第一行和第二行中的二晶体管单元共享共同的扩散区516，该共同的扩散区516将位线接触连接至相应的位线。

[0064] 在图12的选择性实施方式中，列测试电路506包括二晶体管反熔丝单元，该二晶体管反熔丝单元在布局尺寸上与OTP存储器阵列502中的二晶体管反熔丝单元的相同。读取晶体管520的栅极端子由多晶硅线WL_test加工而成，并且反熔丝装置522的栅极端子由多晶硅线VCP_test加工而成。读取晶体管520的扩散区524与相应的常规位线藕接。这些反熔丝单元与OTP存储器阵列502不同。首先，厚氧化层界定掩膜518覆盖读取晶体管520和反熔丝装置522，这意味着，反熔丝装置是用厚栅极氧化层加工而成的。第二，反熔丝装置522具有与VDD源藕接的额外扩散区。因此，当VCP_test和WL_test被驱动至至少VDD，读取晶体管520和反熔丝装置522打开以将常规位线藕接至VDD，借此将常规位线耦合至VDD。因此，列测试电路506的二晶体管反熔丝单元被制造成MROM单元。选择性地，厚氧化层界定掩膜518的尺寸被设计的能排除反熔丝装置522，并被藕接至VDD的额外扩散区能够被省略，借此将这些反熔丝单元构造成与OTP存储器阵列502中的反熔丝单元相同。在这种选择性的构造中，反熔丝单元在测试操作被执行以前被编程。

[0065] 行测试电路508包括二晶体管反熔丝单元，该二晶体管反熔丝单元在布局尺寸上与OTP存储器阵列502的二晶体管反熔丝单元相同。读取晶体管526的栅极端子由相应行（即WL1）的多晶硅字线形成，并且反熔丝装置528的栅极端子由相应的相同行（即VCP1）的多晶硅线形成。读取晶体管526的扩散区530通过位线接触被藕接至测试位线BL_test。测试位线BL_test被连接至专用的测试感应放大器532，但是正如前述实施方式中所示的，BL_test能够按照程序被发送给常规位线，该常规位线由现有的感应放大器而感应。行测试电路508的二晶体管反熔丝单元与列测试电路506中的二晶体管反熔丝单元相同，因为反熔丝装置528具有藕接至VDD的额外扩散区，并且具有厚栅极氧化层，该厚栅极氧化层由厚栅极氧化层界定掩膜514所覆盖的区域界定而出。因此，当字线及其相应的VCP被驱动至至少VDD时，BL_test被藕接至VDD。对于行测试电路508中的反熔丝装置，它们能够被构造成真正的反熔丝单元，这种真正的反熔丝单元在任何测试操作被执行之前被编程。

[0066] 根据其他的选择性实施方式，反熔丝装置或读取晶体管能够从列测试电路506和行测试电路508之一或两个中被省略以进一步最小化电路面积开销。

[0067] 前述实施方式允许测试未被编程的OTP存储器阵列，并且特别地，允许测试延伸经过存储器阵列的物理导线以及与这些导线相关的相应逻辑电路。正如前述实施方式所示的，所述物理导线是位线，而相应的逻辑电路是列译码逻辑电路。选择性地，物理导线为字线，而相应的逻辑电路是行译码逻辑电路。当然，与物理导线相关的其他电路能够采用上述实施方式简单地通过执行读取和/或编程操作而被测试适当的功能。

[0068] 当前述实施方式将行测试电路加入用于测试位线的存储器阵列时，选择性的行测试电路能够单独地被包含或者与前述行测试电路一起被包含从而用于确定对于终端用户编程，未被编程的OTP单元本身是适当可靠的。当非易失性存储器（例如静态随机读取存储器（SRAM）或动态随机读取存储器（DRAM））能够具有通过向它们写入数据或者读出数据而被直接测试的存储器单元时，这对于OTP存储器单元是行不通的，这是因为它们一旦被永久性地编程并且编程是不可逆的。话虽这么说，如果OTP阵列在室内被编程，则编程的质量能够在其被发送给终端使用者之前在测试器（或编程器）上被全部测试。如果在室内测试中检测到错误的比特数据，则可以开启冗余，或者OTP存储器装置被抛弃或废弃。因此，在OTP存储器装置被实际用于其特定应用之前，能够确定某种程度的质量保证。

[0069] 当OTP存储器阵列被现场编程而不接入测试器时，在这种情况下会存在问题。在这种情况下，OTP制造商应当确定存储器阵列的OTP单元是可编程的，而无需对它们任何之一进行编程。为了缓和风险，OTP制造商通常会至少对部分的OTP存储器阵列进行编程，并且如果没有比特数据错误，则推断存储器的剩余部分也可以被编程。这种方法的局限在于，如果OTP制造导致临界OTP单元，或者如果所测试比特数据的数量是小的并且在统计上并不代表存储器阵列内的所有存储器单元。当被编程的比特错误能够用ECC技术现场被定位出时，则大部分的现场修复技术可以确保少量的比特数据错误，但是如果OTP单元是临界的，则整体上存储器可能最终失效。

[0070] 临界OTP单元涉及的区域中，由于OD2掩膜偏差或者是低劣的OD注册，最终被编程的反熔丝区域（例如图4a的反熔丝单元的厚氧化层33之下的沟道区域）是如此的小，以至于OD或OD2注册或对准的自然随机变化能确定是否所述单元能被编程。换话句话说，超过假定的制造商说明的OD2掩膜的实质偏差很可能产生这种临界OTP单元。在常规的OTP阵列中，所有的单元具有常规的反熔丝单元并且所有的单元是可编程的。在完全偏差的晶圆中，所有的单元或者一半的单元具有缺失的反熔丝区域，并且不能被编程。这种情况是很容易通过核实反向定位的两个或更多的单元的可编程性来而检测的。然而，如果偏差是在假定的公差和全偏差之间，某些比特单元可能是不可编程的。因此，OTP存储器阵列作为整体被看作是临界的，因为它可以通过随机的编程测试，但是现场却会出现错误。

[0071] 在图4a的前述可变厚度栅极氧化层OTP单元中，由于用于界定单元的厚氧化层区域的厚氧化层掩膜（OD2）相对于用于界定单元的活性区的扩散掩膜的偏差，会出现临界单元。更具体地参考图4b，如果由点划线50所代表的OD2掩膜是偏差的并且右侧竖直边缘被定位的靠近活性区48的右侧垂直边缘，则会导致临界单元。

[0072] 根据下述实施方式，OTP存储器阵列能够测试临界单元，对于无需对任何的OTP存储器单元本市进行编程的临界单元，OTP存储器阵列是能够被测试的。测试单元被包含在一次可编程存储器阵列中从而检测超过公差限度的制造偏差，这会产生潜在的缺陷存储器阵列。测试单元与常规OTP单元被同时制造，除了它们沿一个尺寸更小外，其目的是沿该尺寸检测掩膜的偏差。任何制造的测试单元（未被编程）意味着，在制造过程中会出现掩膜偏差，并且OTP存储器阵列不应当被使用。

[0073] 图13是根据本发明实施方式的具有未被编程的测试OTP单元的单晶体管OTP存储器阵列。存储器阵列600包括预充电电路602以及列译码器和感应放大器电路模块604，两者分别与图5中预充电电路78和列译码器和感应放大器电路模块80相同。所显示的存储器阵列600包括第一字线WL1至末尾字线 WLj，其中j能够是任何的非零整数值。在特定的实施例中显示了四条位线BL1至BL4，但是本领域技术人员能够理解的是，在存储器阵列中能够有任何数量的位线和字线。字线WL1至WLj被藕接至相应的单晶体管OTP存储器单元，单晶体管OTP存储器单元例如能够是图4b中所示类型的存储器单元。在本实施例中，每个活性区606的形状为矩形的，并且包括与位线连接的位线接触608。图5中的单晶体管反熔丝存储器单元的上述说明同样适用于与WL1至WLj连接的存储器单元。

[0074] 在图13的实施例中，第一行的未被编程的测试单元与测试字线T_WL1藕接，而第二行的未被编程的测试单元与测试字线T_WL2藕接。虽然显示了两行的未被编程的测试单元，但是仅一行被使用。这些未被编程的测试单元与常规的未被编程的存储器单元同时被加工，并且除了其中一个以外，其他的都相同。测试单元的活性区比常规单元的活性区更小。更具体地说，活性区的从位线接触608至用于测试单元的活性区606的上水平边缘之间的长度尺寸比用于常规单元的相同长度尺寸更小。长度尺寸与单元的沟道长度平行，而宽度尺寸与单元的沟道宽度平行。为了有助于显示长度尺寸之间的差距，OD2厚氧化层掩膜610和
611被显示称定位在存储器阵列600之上。OD2厚氧化层掩膜610和611的尺寸应当是相同的。
假定OD2掩膜610和611相对于形成活性区606的掩膜的偏差为零，则能够看出，与WL1连接的常规单元的厚氧化层区域612比与T_WL1连接的测试单元的薄氧化层区域614更大。如上所述，薄氧化层区域612和614是本实施方式的OTP存储器单元的反熔丝装置。

[0075] 使用存储器阵列600的测试单元的一般原理如下。因为测试单元具有比常规单元更小的反熔丝区域，所以对测试单元成功地编程意味着，具有更大反熔丝区域的常规单元同样是可编程的。因此，对测试单元成功地编程意味着，在OD2掩膜和活性区掩膜之间存在最小的偏差。另一方面，如果测试单元不能被编程，这意味着存在OD2掩膜的充分偏差，从而使得常规单元同样不能被可靠地编程。应当注意的是，在存储器阵列600中，与WL1和WLn连接的常规单元在不同和相反的方向上被定向。特别地，与WL1连接的常规单元的活性区长度尺寸在第一方向上从位线接触608朝预充电电路602延伸。与WLj连接的常规单元的活性区长度尺寸在第二方向上从其位线接触608朝列译码器和感应放大器电路模块604延伸。由于常规单元的反向定位，OD2在任一方向上的偏差能够影响单元的可靠性。另外，测试单元反熔丝/薄氧化层区域的大小基于用于制造存储器阵列所用的工艺的特性而被提前预确定。

[0076] 图14显示了图13中的部分的存储器阵列600，根据本实施方式，所述存储器阵列600具有厚氧化层掩膜相对于OTP单元的活性区的理想偏差。为了便于图示，仅显示了与位线BL1和BL2连接的常规存储器单元和测试存储器单元，并且图14中所使用的相同标记数字在图13中代表相同的数字特征。对于给定的工艺节点，对准精确度能够由代工厂确定或提供。同样被称作对准精度（Registration Accuracy），它是相对于理想设计对准度的最大假定对准度偏差，所述最大假定对准度偏差可能是由制造装备引入的。电路图的右手侧包括注释，所述注释显示了OD2掩膜610和611的边缘之间的活性区长度以及活性区602的平行边缘。对于与WL1至WLj连接的常规单元，该区域是存储器单元的薄栅极氧化层区域612，并且作为它的反熔丝装置的一部分起作用。对于与T_WL1和T_WL2连接的测试单元，该区域是测试单元的薄栅极氧化层区域614，作为它的反熔丝装置的一部分起作用。

[0077] 在本实施方式中，所有的活性区606的形状为矩形的，其中大多数的活性区606被共享以形成反向定向的两个常规单元，或者反向定向的一个常规单元和一个测试单元，如图13和14的实施方式中所示的。假设在图13和14的实施方式中，活性区的宽度尺寸是相同的，其中宽度尺寸与字线平行。因此，薄栅极氧化层区域614和612的差距与活性区部分的从位线接触608至活性区的位于多晶硅字线下方的水平边缘616之间长度尺寸的差距相关。

[0078] 用于常规单元的薄栅极氧化层区域612的长度被显示成Lnom，也被称为常规长度，它是蚀刻之后用于形成常规单元的薄栅极氧化层区域612的理想区域的理想最终长度。用于测试单元的薄栅极氧化层614的选择长度是Ltest，Ltest被校准成Lnom的一部分。Ltest和Lnom之间的下述关系能够通过方程1来表述：

[0079] 方程1：Ltest = Lnom – AE

[0080] AE是对准误差，并且AE被选择以使得OD2相对于活性区掩膜的至少Ltest的偏差能够产生具有薄栅极氧化层区域612的常规单元，这种常规单元太小并且使用起来不可靠。这被称为临界单元。正如后面在图15的实施例中所显示的，经受OD2掩膜相对于活性区掩膜的至少Ltest的偏差的测试单元是不可编程的，因此如果能够实现正确的对准，从而产生图14的布局，则与T_WL1和T_WL2连接的测试单元是可编程的，因此意味着更大的常规单元也应当是可编程的。根据本实施方式，AE被校准成期望的长度从而使得对测试单元编程的失败意味着可能具有临界的常规单元。这种校准的例子是将AE选择成用于生产存储器阵列或装置的制造工艺的对准精度。

[0081] 图15显示了根据本实施方式的图14中所示的存储器阵列的示例性偏差，以有助于显示如何使用测试单元来探测临界常规存储器单元。在图15的实施例中假定，OD2掩膜610和611相对于图14中所示的理想的正确对准位置在朝T_WL1的向下方向上而被偏差数值“A”。与T_WL2连接的测试单元的薄栅极氧化层区域614的长度尺寸为Ltest+A，而与WL1连接的常规单元的薄栅极氧化层区域612的长度尺寸为Lnom+A。与T_WL1连接的测试单元的薄栅极氧化层区域614的长度尺寸为Ltest-A，而与WLn连接的常规单元的薄栅极氧化层区域612的长度尺寸为Lnom-A。在该实施例中，偏差值“A”= Ltest。由于Ltest相对于Lnom的校准，偏移“A”会导致与T_WL1连接的测试单元的薄栅极氧化层区域614不存在或者非常小，以及更小的与WLn连接的常规单元的薄栅极氧化层区域612。与WLn连接的这些常规单元被看作临界单元。任何试图对与T_WL1连接的测试单元进行编程都会失败，因为作为OTP编程过程的一部分，不存在薄的栅极氧化层614来被破坏。对T_WL1的测试单元进行编程的失败表明在存储器阵列中存在临界单元。

[0082] 要注意的是，至少为Ltest的数值“A”会导致测试单元的不可编程性，并且当“A”=Ltest时比Ltest更大的任何值“A”都会 在本实施例中产生相同的结果。图15所显示的实施例具有在一个方向上出现的偏差，但是在朝T_WL2的相反方向上也能出现偏差，因此会导致不存在与T_WL2连接的单元的薄栅极氧化层区域614。如果“A”非零并且小于Ltest，则可以出现与T_WL1或T_WL2连接的测试单元的薄栅极氧化层区域614。但是，对这些测试单元进行编程的努力一旦再次产生测试单元的不可编程性，则成功地对这些测试单元进行编程意味着常规的存储器单元是可编程的。

[0083] 能够通过开发简单的测试程序来确定前述实施方式中所制造的OTP存储器阵列是否应该被认为是有缺陷的或无缺陷的。图16是显示了用于测试OTP存储器阵列中存在临界或缺陷OTP单元的方法的流程图。这种测试能够通过OTP存储器的制造商来完成，或者通过在安装至系统之前由终端用户来完成。为了开启这种测试，OTP存储器装置能够被控制以通过施加特定的指令或者一系列的输入控制信号而进入专门的测试模式。任何已知的用于启动测试的方法也能被使用。一旦进入测试模式，具有第一定向的第一测试OTP存储器单元在步骤700被编程。在本实施例中当一个测试OTP单元被测试时，一行中任何数量的测试OTP存储器单元都能够被测试。因此，所述行的测试OTP存储器单元能够 通过测试行地址而被选择，测试数据能够被施加给位线，并且合适的编程电压能够被施加给测试字线以便于在OTP单元的反熔丝装置中形成导电链。在步骤702，确定是否第一测试OTP单元已经被成功地编程。例如这种确定能够通过程序核实操作来完成。如果程序核实逻辑确定出第一测试OTP单元没有被成功地编程，则测试程序在步骤704结束，其中在步骤704中能够得出OTP存储器阵列是有缺陷的结论。另外，如果程序核实逻辑确定出第一测试OTP单元被成功地编程，则程序执行至步骤706。

[0084] 如果OTP存储器阵列未包括如前述实施方式中所示的在相反方向上被定向的单元，则测试程序在步骤706处结束，在步骤706处OTP存储器阵列被认为“okay”。前述实施方式中“okay”状态意味着存储器阵列没有临界单元。另外，如果OTP存储器阵列包括如前述实施方式所示的在相反方向上被定位的单元，则相反方向上的偏差能够通过至少编程一个第二测试OTP单元而被测试，所述第二测试OTP单元具有与步骤706中的第一定向相反的第二定向。一旦测试行地址选择另一行的OTP测试单元，测试数据就被施加给位线，并且合适的编程电压就被施加给第二测试字线。在步骤708中，确定是否第二测试OTP单元已经被成功地编程。如果第二测试OTP单元未被成功地编程，这可通过程序核实逻辑而确定出，则在步骤704中OTP存储器阵列被认为是有缺陷的。否则，OTP存储器阵列在步骤710中被认为“okay”。

[0085] 所述程序能够通过对测试行的至少一个测试单元进行编程而开启，所述测试单元具有比常规单元更小的活性区。然后通过程序核实操作，所述测试确定出，对测试单元的编程是否成功。如果编程是不成功的，则OTP存储器阵列可以被遗弃，或者OTP存储器装置被认为是现场使用可接受的。选择性地，在连续的编程循环中至少第二测试单元能够被编程从而使得对第一测试单元的编程结果有效。来自多个测试单元的一致编程结果会提供更好的确定性，但是会花费更长的测试时间。选择性地，相比单个测试单元，一组多个测试单元能够被同时编程，其中所述组能够包括所有的测试单元。对一组中所有的测试单元成功地编程能快速地表明OTP存储器装置对于现场使用是可接受的。在变化组中测试单元的数量而不能成功地编程的情况下，大量的可成功编程的测试单元的临界值能够被确定从而确定出OTP存储器装置对于现场使用是可接受的。选择性地，另一组的测试单元能够被编程以使先前的测试单元组编程结果有效。

[0086] 上述测试实施方式假定一行的测试单元被编程。在所示的OTP存储器阵列中，存储器单元和测试存储器单元能够在相反的方向上被定向。因此在选择性的实施方式中，作为测试程序的一部分，在第一方向上被定向的至少一个测试单元和在第二方向上被定向的至少一个测试单元被编程。因此，前述测试实施方式针对第一方向上被定向的测试单元而被执行，然后针对第二方向上被定向的测试单元被再次执行。

[0087] 图13、14和15中所示的OTP存储器阵列显示了在存储器阵列的第一字线WL1之前的一端与T_WL1连接的第一行测试单元以及在存储器阵列的末尾字线WLn之后的相反端与T_WL2连接的第二行测试单元。在选择性的实施方式中，第一行和第二的测试单元能够在存储器阵列的任一端被一起加工。图17显示了一种选择性的构造，其中测试字线T_WL1和T_WL2在存储器阵列的靠近末尾字线WLn的边缘被加工。在图16中，OD2掩膜610和611被显示处于具有标注的理想对准位置处于，从而显示出OD2掩膜610和611的水平边缘之间以及测试单元和常规单元活性区的水平边缘616之间的Ltest和Lnom长度。

[0088] 在上述说明书中，为了解释说明，提供了大量的细节以便于对本发明的实施方式有深入的理解。但是，对于本领域技术人员来说显而易见的是，为了实施本发明，这些特定的细节是不需要的。在其他场合，已知的电路结构和电路图以模块图的形成被显示，其目的并不是为了模糊本发明。例如，关于本发明的实施方式是否以软件程序、硬件电路、固件或其组合来实施，并未提供特定的细节。

[0089] 本发明的实施方式能够被表现为存储在机器可读介质内存储的软件程序（也被称为计算机可读介质、处理器可读介质、或者具有嵌入其内部的计算机可读程序代码的计算机可用介质）。机器可读介质能够是任何合适的有形介质，有形介质包括磁、光或电存储介质，包括磁盘、光盘只读存储器（CD-ROM）、存储器装置（易失性或非易失性）或者类似的存储机构。机器可读介质能够包括各种指令、代码序列、配置信息或其他数据，当执行时，这些数据能够使得处理器执行根据本发明实施方式的方法中的步骤。本领域技术人员可以理解的是，为了实施所述本发明所必须的其他指令和操作也能被存储在机器可读介质中。从机器可读介质运行的软件能够干涉电路以执行所述任务。

[0090] 本发明的上述实施方式仅作为实施例。选择性地，本领域技术人员能够对特定的实施方式进行修改和改变，而不会超出权利要求所界定的本发明的范围。