一种MOS静电保护结构及保护方法

摘要

本发明提供一种MOS静电保护结构及保护方法，所述MOS静电保护结构至少包括在漏极区中制作的浅沟道隔离结构，所述浅沟道隔离结构包括沟槽和填充于所述沟槽内的介质层。本发明通过在所述漏极区中制作浅沟道隔离结构，漏极区的电阻绕过浅沟道隔离结构，使漏极区电阻长度增加，从而增大漏极区电阻值，减小电流，改善静电冲击电流部分的均匀性，提高静电保护能力。本发明与正常的浅沟道隔离结构工艺兼容，可以满足更高的器件使用场合要求，而且结构简单，适用于各种集成电路的静电保护应用领域。

权利要求

1.一种MOS静电保护结构，其特征在于，所述MOS静电保护结构至少包括在漏极区中制作的浅沟道隔离结构，所述浅沟道隔离结构包括沟槽和填充于所述沟槽内的介质层；

所述MOS静电保护结构还包括：

第一导电类型衬底；结合于所述第一导电类型衬底表面的栅极结构，所述栅极结构包括栅介质层和形成于所述栅介质层表面的栅极；

所述栅极结构两侧的衬底中分别形成有第二导电类型的源极区和漏极区，由所述源极区和漏极区分别引出源电极和漏电极；

所述漏极区包括第二导电类型轻掺杂漏极区和形成于所述第二导电类型轻掺杂漏极区中一端的第二导电类型重掺杂漏极区，所述浅沟道隔离结构形成于栅极结构和第二导电类型重掺杂漏极区之间的第二导电类型轻掺杂漏极区中，所述浅沟道隔离结构与所述栅极结构为非接触。

2.根据权利要求1所述的MOS静电保护结构，其特征在于：所述沟槽为倒梯形或长方形沟槽，所述介质层为二氧化硅。

3.根据权利要求1所述的MOS静电保护结构，其特征在于：所述浅沟道隔离结构的深度小于漏极区的深度。

4.根据权利要求3所述的MOS静电保护结构，其特征在于：所述浅沟道隔离结构的深度范围为0.3～0.8μm，所述漏极区的深度范围为0.4～3μm。

5.根据权利要求1所述的MOS静电保护结构，其特征在于：所述衬底为第一导电类型轻掺杂，所述源极区为第二导电类型的重掺杂。

6.根据权利要求1所述的MOS静电保护结构，其特征在于：所述第一导电类型为P型，第二导电类型为N型，或者第一导电类型为N型，第二导电类型为P型。

7.一种利用如权利要求1～6任一项所述的MOS静电保护结构进行静电保护的方法，其特征在于，通过漏极区中的浅沟道隔离结构，使漏极区电阻长度增加，从而增大漏极区电阻值，提高静电保护能力。

8.根据权利要求7所述的MOS静电保护的方法，其特征在于：所述静电保护结构为NMOS，所述栅极、源电极、衬底均接地，所述漏电极为静电信号输入端。

9.根据权利要求7所述的MOS静电保护的方法，其特征在于：所述静电保护结构为PMOS，所述栅极、源电极、衬底均接高电平，所述漏电极为静电信号输入端。

说明书

一种MOS静电保护结构及保护方法

技术领域

[0001] 本发明涉及集成电路技术领域，特别是涉及一种MOS静电保护结构及保护方法。

背景技术

[0002] 在制造工艺和最终系统应用过程中，集成电路可能出现静电放电(Electrostatics Discharge，ESD)现象。ESD现象通常会引起高电压电位的放电(一般几千伏)而导致短期(一般100ns)的高电流(几安培)脉冲，这将破坏在当前集成电路中存在的脆弱器件，造成系统的功能失效。因而，对集成电路来说进行静电保护是必不可少的，各大芯片生产厂商也越来越重视芯片集成电路抗静电放电能力的设计。

[0003] MOS器件是一种重要的静电保护器件，被广泛应用于集成电路的静电保护。目前在基于浅沟道隔离结构(STI)的MOS工艺下，对静电保护能力的需求越来越高。

[0004] 现有技术中，采用的MOS静电保护结构如图1和图2所示，图1为NMOS静电保护结构，图2为PMOS静电保护结构，具体结构包括：第一导电类型衬底101；结合于所述第一导电类型衬底101表面的栅极结构，所述栅极结构包括栅介质层102和形成于所述栅介质层102表面的栅极103；所述栅极结构两侧的衬底101中分别形成有第二导电类型的源极区104和漏极区，由所述源极区104和漏极区分别引出源电极107和漏电极108。所述漏极区包括第二导电类型轻掺杂漏极区105和形成于所述第二导电类型轻掺杂漏极区105中一端的第二导电类型重掺杂漏极区106。

[0005] 而在采用MOS管静电的保护电路上，HBM(人体放电模式)静电测试，目前业界已经达到6KV，如果进一步增大，现有的这种结构就不能起到保护作用，达不到使用要求。因为现有技术的这种结构，其漏极区的电阻为横向电阻，当发生静电放电时，该电阻阻值不够大，经过该电阻产生的电压降也不高，因此，静电电流减小不够多，不能很好的起到静电保护作用。

[0006] 因此，提供一种具有更强保护能力的MOS静电保护结构及保护方法是本领域技术人员需要解决的课题。

发明内容

[0007] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOS静电保护结构及保护方法，用于解决现有技术中漏极区电阻小导致静电保护能力不够强的问题。

[0008] 为实现上述目的及其他相关目的，本发明提供一种MOS静电保护结构，所述MOS静电保护结构至少包括在漏极区中制作的浅沟道隔离结构，所述浅沟道隔离结构包括沟槽和填充于所述沟槽内的介质层。

[0009] 作为本发明的MOS静电保护结构的一种优选方案，所述沟槽为倒梯形或长方形沟槽，所述介质层为二氧化硅。

[0010] 作为本发明的MOS静电保护结构的一种优选方案，所述浅沟道隔离结构的深度小于漏极区的深度。

[0011] 作为本发明的MOS静电保护结构的一种优选方案，所述浅沟道隔离结构的深度范围为0.3～0.8μm，所述漏极区的深度范围为0.4～3μm。

[0012] 作为本发明的MOS静电保护结构的一种优选方案，所述MOS静电保护结构包括：第一导电类型衬底；结合于所述第一导电类型衬底表面的栅极结构，所述栅极结构包括栅介质层和形成于所述栅介质层表面的栅极；

[0013] 所述栅极结构两侧的衬底中分别形成有第二导电类型的源极区和漏极区，由所述源极区和漏极区分别引出源电极和漏电极。

[0014] 作为本发明的MOS静电保护结构的一种优选方案，所述衬底为第一导电类型轻掺杂，所述源极区为第二导电类型的重掺杂。

[0015] 作为本发明的MOS静电保护结构的一种优选方案，所述漏极区包括第二导电类型轻掺杂漏极区和形成于所述第二导电类型轻掺杂漏极区中一端的第二导电类型重掺杂漏极区，所述浅沟道隔离结构形成于栅极结构和第二导电类型重掺杂漏极区之间的第二导电类型轻掺杂漏极区中。

[0016] 作为本发明的MOS静电保护结构的一种优选方案，所述第一导电类型为P型，第二导电类型为N型，或者第一导电类型为N型，第二导电类型为P型。

[0017] 本发明还提供一种利用MOS静电保护结构进行静电保护的方法，该方法通过漏极区中的浅沟道隔离结构，使漏极区电阻长度增加，从而增大漏极区电阻值，提高静电保护能力。

[0018] 作为本发明的MOS静电保护方法的一种优选方案，所述静电保护结构为NMOS，所述栅极、源电极、衬底均接地，所述漏电极为静电信号输入端。

[0019] 作为本发明的MOS静电保护方法的一种优选方案，所述静电保护结构为PMOS，所述栅极、源电极、衬底均接高电平，所述漏电极为静电信号输入端。

[0020] 如上所述，本发明的MOS静电保护结构及保护方法，所述MOS静电保护结构至少包括在漏极区中制作的浅沟道隔离结构，所述浅沟道隔离结构包括沟槽和填充于所述沟槽内的介质层。本发明通过在所述漏极区中制作浅沟道隔离结构，漏极区的电阻绕过浅沟道隔离结构，使漏极区电阻长度增加，从而增大漏极区电阻值，减小电流，改善静电冲击电流部分的均匀性，提高静电保护能力。本发明与正常的浅沟道隔离结构工艺兼容，可以满足更高的器件使用场合要求，而且结构简单，适用于各种集成电路的静电保护应用领域。

附图说明

[0021] 图1为现有技术的NMOS静电保护结构示意图。

[0022] 图2为现有技术的PMOS静电保护结构示意图。

[0023] 图3为本发明的NMOS静电保护结构示意图。

[0024] 图4为本发明的PMOS静电保护结构示意图。

[0025] 图5为本发明的NMOS静电保护结构在使用时的电路示意图。

[0026] 图6为本发明的PMOS静电保护结构在使用时的电路示意图。

[0027] 元件标号说明

[0028] 101  衬底

[0029] 102  栅介质层

[0030] 103  栅极

[0031] 104  源极区

[0032] 01   漏极区

[0033] 105  轻掺杂漏极区

[0034] 106  重掺杂漏极区

[0035] 107  源电极

[0036] 108  漏电极

[0037] 109  浅沟道隔离结构

具体实施方式

[0038] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0039] 请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0040] 本实施例提供一种MOS静电保护结构，如图3和4所示，所述MOS静电保护结构至少包括在漏极区01中制作的浅沟道隔离结构109，所述浅沟道隔离结构109包括沟槽和填充于所述沟槽内的介质层。

[0041] 作为示例，所述沟槽为倒梯形或长方形沟槽。当然，所述沟槽的形状也可以是其他合适的形状，如U型沟槽等，且并不限定于此处所列举的几种。其可以通过半导体刻蚀工艺形成。

[0042] 作为实例，所述介质层为二氧化硅层，其可以通过物理气相沉积或化学气相沉积工艺填充于所述沟槽中，然后可以增加化学机械抛光工艺使介质层与衬底101表面齐平。

[0043] 作为示例，所述浅沟道隔离结构109的深度小于漏极区01的深度。其中，所述浅沟道隔离结构109的深度范围为0.3～0.8μm，所述漏极区01的深度范围为0.4～3μm。本实施例中，所述浅沟道隔离结构109的深度暂选为0.4μm，所述漏极区01的深度暂选为0.6μm。

[0044] 如图3和图4所示，作为示例，所述MOS静电保护结构包括：

[0045] 第一导电类型衬底101；结合于所述第一导电类型衬底101表面的栅极结构，所述栅极结构包括栅介质层102和形成于所述栅介质层102表面的栅极103；

[0046] 所述栅极结构两侧的衬底101中分别形成有第二导电类型的源极区104和漏极区01，由所述源极区104和漏极区01分别引出源电极107和漏电极108，其中，所述漏极区01包括第二导电类型轻掺杂漏极区105和形成于所述第二导电类型轻掺杂漏极区105中一端的第二导电类型重掺杂漏极区106，所述浅沟道隔离结构109形成于栅极结构和第二导电类型重掺杂漏极区105之间的第二导电类型轻掺杂漏极区105中。所述第二导电类型重掺杂漏极区106用于引出漏电极108。

[0047] 作为示例，所述第一导电类型衬底101材料为硅。当然，在其他的实施例中，所述第一导电类型衬底101的材料可以为如锗硅、碳化硅等材料，且并不限于此处所列举的几种。所述栅介质层102的材料为二氧化硅，可以通过热氧化法等方法制备。所述栅介质层102的厚度为100nm～2000nm，在本实施例中，所述栅介质层102的厚度为200nm。当然，此处所列举的仅为一种优选的范围，在其他的实施例中，其厚度可以依据实际需求确定。所述栅极103材料为多晶硅，可以通过常规的外延方法及常规的刻蚀工艺形成。

[0048] 需要说明的是，所述MOS静电保护结构可以是NMOS也可以是PMOS，本实施例中，图3为NMOS静电保护结构，该结构中的第一导电类型为P型，第二导电类型为N型，即衬底101为P型轻掺杂衬底，源极区104为N型重掺杂，漏极区01包括N型轻掺杂漏极区105和N型重掺杂漏极区106；图4为PMOS静电保护结构，该结构中的第一导电类型为N型，第二导电类型为P型，即衬底101为N型轻掺杂衬底，源极区104为P型重掺杂，漏极区01包括P型轻掺杂漏极区和P型重掺杂区漏极区。

[0049] 再需要说明的是，该结构是基于静电保护结构与其他电路之间用浅沟道隔离结构作为隔离的工艺下，因此，在轻掺杂漏极区105制作浅沟道隔离结构109时与正常用浅沟道隔离结构的MOS工艺完全一样，不需要改变工艺流程和增加任何成本，也无须特别的流程说明。

[0050] 本发明还提供一种MOS静电保护结构的保护方法，如图5和图6所示，该方法在传统MOS静电保护结构的基础上，于漏极区01中制作浅沟道隔离结构109。若静电保护结构为NMOS，如图5所示，使用时，将栅极103、源电极107、衬底101接地，静电信号由漏电极108输入；若静电保护结构为PMOS，如图6所示，使用时，将栅极101、源电极107、衬底101接高电平Vdd，静电信号由漏电极108输入。由于漏极区中制作有浅沟道隔离结构，漏极电阻需要绕过浅沟道隔离结构，这样相比于传统MOS静电保护结构中的漏极电阻，其漏极电阻的长度加长，电阻增大，可以产生更大的静电压降，从而提高静电保护能力。

[0051] 综上所述，本发明提供一种MOS静电保护结构及保护方法，所述MOS静电保护结构至少包括在漏极区中制作的浅沟道隔离结构，所述浅沟道隔离结构包括沟槽和填充于所述沟槽内的介质层。本发明通过在所述漏极区中制作浅沟道隔离结构，漏极区的电阻绕过浅沟道隔离结构，使漏极区电阻长度增加，从而增大漏极区电阻值，减小电流，改善静电冲击电流部分的均匀性，提高静电保护能力。本发明与正常的浅沟道隔离结构工艺兼容，可以满足更高的器件使用场合要求，而且结构简单，适用于各种集成电路的静电保护应用领域。

[0052] 所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0053] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。