半导体器件及其制造方法

摘要

本发明公开了一种半导体器件，其包括：衬底上的栅极；沿着栅极的侧壁和底表面的栅极绝缘层；以及栅极的两个侧壁上的L形隔离物结构。一种结构将栅极与源极/漏极区之间的距离延伸至栅极的任一侧。

权利要求

1.一种半导体器件，包括：

衬底上的栅极；

沿着所述栅极的侧壁和底表面的栅极绝缘层；形成在栅极的任一侧上的提升的源极/漏极区；

所述栅极和所述提升的源极/漏极区之间的L形的隔离物结构，其中所述隔离物结构暴露所述提升的源极/漏极区的顶表面；和位于所述栅极与所述隔离物结构之间的内隔离物，

其中所述隔离物结构包括沿着所述栅极的侧壁的第一部分和连接至所述第一部分并沿着所述衬底的顶表面的第二部分，所述第二部分延伸超出沿着所述栅极的侧壁的所述第一部分，并且所述内隔离物与所述栅极绝缘层的沿着所述栅极的侧壁的部分接触并和所述隔离物结构的面对所述栅极绝缘层的沿着所述栅极的侧壁的所述部分的侧壁接触，从而将所述栅极与所述栅极的任一侧上的提升的源极/漏极区之间的距离延长了大于所述隔离物结构的厚度与所述内隔离物的厚度之和的距离，其中所述隔离物结构包括依次叠置的第一至第n隔离物，并且n表示大于或等于“2”的自然数，其中设置在所述隔离物结构中的最外部分的第n隔离物设置为L形,其中低掺杂的漏极(LDD)区设置在所述隔离物结构的下部中，其中所述隔离物结构的底表面接触所述低掺杂的漏极区但不接触所述提升的源极/漏极区；

所述半导体器件还包括：

第一插塞掺杂物区，其延伸至所述提升的源极的内侧和所述隔离物结构的下部；以及第二插塞掺杂物区，其形成在所述提升的漏极中并位于所述低掺杂的漏极区的外侧。

2.根据权利要求1所述的半导体器件，其中所述栅极的顶表面和所述第一部分的顶表面设置在同一平面上。

3.根据权利要求1所述的半导体器件，其中所述第一部分的宽度不变。

4.根据权利要求1所述的半导体器件，其中所述第一至第n隔离物中的每一个按照L形设置。

5.根据权利要求1所述的半导体器件，其中所述隔离物结构直接接触层间绝缘层，并且所述层间绝缘层直接接触所述隔离物结构的所述第一部分的侧壁和所述第二部分的顶表面。

6.根据权利要求5所述的半导体器件，其中所述层间绝缘层包括沿着所述隔离物结构的侧表面和提升的源极/漏极的顶表面形成的钝化层。

7.根据权利要求1所述的半导体器件，还包括：

提升的源极/漏极，其在位于所述栅极的两侧上的鳍部中，并接触所述隔离物结构。

8.一种半导体器件，包括：

沿着第一方向延伸的鳍部；

沿着与所述第一方向不同的第二方向在所述鳍部上延伸的金属栅极；

形成在所述金属栅极的任一侧上的提升的源极/漏极区；

所述金属栅极的每个侧壁上的L形的隔离物结构，所述隔离物结构的下部延伸部分延伸远离所述金属栅极，其中所述金属栅极的顶表面和所述隔离物结构的顶表面设置在同一平面上；

沿着所述L形的隔离物结构的侧表面和所述提升的源极/漏极区的顶表面形成的钝化层；以及位于所述金属栅极与所述L形的隔离物结构之间的内隔离物，其中，所述隔离物结构包括第一区和第二区，所述第一区和所述第二区包括不同的材料，所述第一区直接接触所述提升的源极/漏极区，所述第二区位于所述第一区上并且不直接接触所述提升的源极/漏极区，并且所述L形的隔离物结构和所述内隔离物将所述金属栅极与所述金属栅极的任一侧上的提升的源极/漏极区之间的距离延长了大于所述L形的隔离物结构的厚度与所述内隔离物的厚度之和的距离；

其中低掺杂的漏极(LDD)区设置在所述隔离物结构的下部中，其中所述隔离物结构的底表面接触所述低掺杂的漏极区但不接触所述提升的源极/漏极区；

所述半导体器件还包括：

第一插塞掺杂物区，其延伸至所述提升的源极的内侧和所述隔离物结构的下部；以及第二插塞掺杂物区，其形成在所述提升的漏极中并位于所述低掺杂的漏极区的外侧。

9.根据权利要求8所述的半导体器件，其中所述钝化层包括共形层。

10.一种半导体器件，包括：

衬底上的金属栅极；

形成在所述金属栅极的任一侧上的提升的源极/漏极区；

隔离物结构，其将所述金属栅极与所述提升的源极/漏极区之间的距离延伸，所述距离大于处理层厚度；和内隔离物，其位于所述金属栅极的侧壁与所述隔离物结构的侧壁之间，以使得所述金属栅极与所述提升的源极/漏极区之间的距离进一步延伸了所述内隔离物的厚度，其中所述隔离物结构暴露所述提升的源极/漏极区的顶表面，其中所述隔离物结构包括依次叠置的第一至第n隔离物，并且n表示大于或等于“2”的自然数，其中位于所述隔离物结构中的最外部的第n隔离物按照L形设置；

其中低掺杂的漏极(LDD)区设置在所述隔离物结构的下部中，其中所述隔离物结构的底表面接触所述低掺杂的漏极区但不接触所述提升的源极/漏极区；

所述半导体器件还包括：

第一插塞掺杂物区，其延伸至所述提升的源极的内侧和所述隔离物结构的下部；以及第二插塞掺杂物区，其形成在所述提升的漏极中并位于所述低掺杂的漏极区的外侧。

11.根据权利要求10所述的半导体器件，其中所述隔离物结构包括在所述金属栅极的两个侧壁上的L形的隔离物结构，所述隔离物结构包括沿着所述金属栅极的侧壁的第一部分和连接至所述第一部分并沿着所述衬底的顶表面的第二部分，所述第二部分延伸远离所述金属栅极的侧壁。

12.一种便携式电子装置，其包括根据权利要求10所述的半导体器件。

说明书

半导体器件及其制造方法

[0001] 相关申请的交叉引用

[0002] 本申请要求于2013年7月12日提交于韩国知识产权局的韩国专利申请No.10-2013-0082307的优先权，其内容全文以引用方式并入本文中。

技术领域

[0003] 本发明构思涉及一种半导体器件及其制造方法。

背景技术

[0004] 随着电子产品的尺寸持续减小以在越来越小的封装件中递送越来越多的特征和性能，这种产品采用的电子器件的特征尺寸自然也减小。当金属氧化物半导体（MOS）晶体管的尺寸减小时，它们的栅极长度和栅极下方的沟道长度减小，并且不幸的是，它们的操作特征会由于例如栅极和沟道之间减小的电容而变差。

[0005] 提高MOS器件的性能并且同时减小特征尺寸的一个方法是用具有高介电常数的材料替代用于栅极绝缘层的更常规的二氧化硅层，以减小器件的栅电极与沟道区之间的漏电流。另外，因为通常用作栅电极材料的多晶硅具有相对高的电阻，所以可使用金属电极代替多晶硅电极。

[0006] 还可使用采用三维（3D）沟道的多栅极晶体管以增大器件密度。这种器件可在衬底上形成鳍部或纳米线形状的硅体，其中例如硅体表面上具有栅极。这种器件可提供例如改进的电流控制并抑制短沟道效应（SCE）。

发明内容

[0007] 在根据本发明构思的原理的示例性实施例中，一种半导体器件，包括：衬底上的栅极；沿着栅极的侧壁和底表面的栅极绝缘层；以及栅极的两个侧壁上的L形的隔离物结构，其中隔离物结构包括沿着栅极的侧壁的第一部分和连接至第一部分并沿着衬底的顶表面的第二部分，第二部分延伸超出沿着栅极的侧壁的第一部分。

[0008] 在根据本发明构思的原理的示例性实施例中，栅极的顶表面和第一部分的顶表面设置在同一平面上。

[0009] 在根据本发明构思的原理的示例性实施例中，隔离物结构的第一部分的宽度不变。

[0010] 在根据本发明构思的原理的示例性实施例中，隔离物结构包括依次叠置的第一至第n隔离物，并且n表示大于或等于“2”的自然数。

[0011] 在根据本发明构思的原理的示例性实施例中，在隔离物结构中设置在最外侧部分处的第n隔离物按照L形设置。

[0012] 在根据本发明构思的原理的示例性实施例中，第一至第n隔离物中的每一个按照L形设置。

[0013] 在根据本发明构思的原理的示例性实施例中，隔离物结构直接接触层间绝缘层，并且层间绝缘层直接接触隔离物结构的第一部分的侧壁和第二部分的顶表面。

[0014] 在根据本发明构思的原理的示例性实施例中，层间绝缘层包括沿着隔离物结构的侧表面和提升的源极/漏极的顶表面形成的钝化层。

[0015] 在根据本发明构思的原理的示例性实施例中，低掺杂的漏极（LDD）区设置在半导体器件的隔离物结构的下部中。

[0016] 在根据本发明构思的原理的示例性实施例中，半导体器件包括：提升的源极/漏极，其在位于栅极的两侧上的鳍部中，并接触隔离物结构。

[0017] 在根据本发明构思的原理的示例性实施例中，一种半导体器件包括：第一插塞掺杂物区，其延伸至提升的源极的内侧和隔离物结构的下部；以及第二插塞掺杂物区，其形成在提升的漏极中。

[0018] 在根据本发明构思的原理的示例性实施例中，一种半导体器件包括不与隔离物结构重叠的第二插塞掺杂物。

[0019] 在根据本发明构思的原理的示例性实施例中，通过倾斜注入工艺形成第一插塞掺杂物区和第二插塞掺杂物区。

[0020] 在根据本发明构思的原理的示例性实施例中，一种半导体器件包括隔离物结构与栅极之间的内隔离物。

[0021] 在根据本发明构思的原理的示例性实施例中，内隔离物具有斜切的I形。

[0022] 在根据本发明构思的原理的示例性实施例中，一种半导体器件包括：沿着第一方向延伸的鳍部；沿着与第一方向不同的第二方向在鳍部上延伸的金属栅极；以及金属栅极的每个侧壁上的L形的隔离物结构，隔离物结构的下部延伸部分延伸远离金属栅极，其中金属栅极的顶表面和隔离物结构的顶表面设置在同一平面上。

[0023] 在根据本发明构思的原理的示例性实施例中，一种半导体器件包括：衬底，在该衬底上限定了第一区和第二区；第一晶体管，其在第一区上，并包括第一栅极和位于第一栅极的每一侧上的L形的第一隔离物结构；以及第二晶体管，其在第二区上，并包括第二栅极和位于第二栅极的每一侧上的第二隔离物结构。

[0024] 在根据本发明构思的原理的示例性实施例中，第一隔离物结构包括沿着第一栅极的侧壁的第一部分和从第一部分延伸远离第一栅极的第二部分。

[0025] 在根据本发明构思的原理的示例性实施例中，第一晶体管包括形成在第一栅极的每一侧上的第一提升的源极/漏极，第二晶体管还包括形成在第二栅极的每一侧上的第二提升的源极/漏极，并且从第一栅极的侧壁至第一提升的源极/漏极的第一距离和从第二栅极的侧壁至第二提升的源极/漏极的第二距离彼此不同。

[0026] 在根据本发明构思的原理的示例性实施例中，第一晶体管包括形成在第一栅极的每一侧上的第一提升的源极/漏极，第二晶体管还包括形成在第二栅极的每一侧上的第二提升的源极/漏极，并且从第一栅极的侧壁至第一提升的源极/漏极的第一距离和从第二栅极的侧壁至第二提升的源极/漏极的第二距离彼此不同，其中第一距离大于第二距离。

[0027] 在根据本发明构思的原理的示例性实施例中，一种半导体器件包括：衬底，在该衬底上限定了第一区和第二区；第一晶体管，其在第一区中，并构造为通过第一驱动电压工作；以及第二晶体管，其在第二区中，并构造为通过小于第一驱动电压的第二驱动电压工作，其中第一晶体管形成在第一区中，并包括第一栅极、位于第一栅极的每一侧上的第一提升的源极/漏极和在第一提升的源极/漏极中倾斜的第一插塞掺杂物区，并且第二晶体管形成在第二区上，并包括第二栅极、位于第二栅极的每一侧上的第二提升的源极/漏极和在第二提升的源极/漏极中不倾斜的第二插塞掺杂物区。

[0028] 在根据本发明构思的原理的示例性实施例中，一种半导体器件包括：衬底，在该衬底上限定了第一区和第二区；第一晶体管，其在第一区中，并构造为通过第一驱动电压工作；以及第二晶体管，其在第二区中，并构造为通过小于第一驱动电压的第二驱动电压工作，其中第一晶体管包括第一栅极、位于第一栅极的每一侧上的第一隔离物结构和设置在第一栅极与第一隔离物之间的内隔离物，并且第二晶体管包括第二栅极、位于第二栅极的每一侧上的第二隔离物结构。

[0029] 在根据本发明构思的原理的示例性实施例中，一种制造半导体器件的方法包括步骤：形成沿着第一方向延伸的鳍部；在鳍部上形成沿着与第一方向不同的第二方向延伸的牺牲栅极；在牺牲栅极的每个侧壁和鳍部的顶表面上形成隔离物结构；通过去除隔离物结构的一部分和鳍部的一部分在鳍部中形成沟槽，其中将剩余隔离物按照L形设置；以及在沟槽中形成提升的源极/漏极。

[0030] 在根据本发明构思的原理的示例性实施例中，一种形成半导体器件的方法包括步骤：提供在其上限定了第一区、第二区和第三区的衬底；在第一区上形成高电压第一导电类型的第一栅极，在第二区上形成常规电压第一导电类型的第二栅极，并且在第三区上形成常规电压第二导电类型的第三栅极；沿着第一栅极的顶表面和侧壁、第二栅极的顶表面和侧壁以及第三栅极的顶表面和侧壁形成隔离物绝缘层；利用构造为覆盖第一区和第二区并暴露第三区的第一掩模在第三区上的第三栅极的两侧上形成第三沟槽；以及利用构造为覆盖第三区并暴露第一区和第二区的一部分的第二掩模在第一区上的第一栅极的两侧上形成第一沟槽并且在第二区上的第二栅极的两侧上形成第二沟槽。

[0031] 在根据本发明构思的原理的示例性实施例中，一种形成半导体器件的方法包括步骤：形成覆盖第一栅极并覆盖构造为在第一区上接触衬底的隔离物绝缘层的一部分的第二掩模。

[0032] 在根据本发明构思的原理的示例性实施例中，一种半导体器件包括：衬底上的金属栅极；形成在金属栅极的任一侧上的提升的源极/漏极区；延伸结构，其将金属栅极与提升的源极/漏极区之间的距离延伸，所述距离大于处理层厚度。

[0033] 在根据本发明构思的原理的示例性实施例中，延伸结构包括在栅极的两个侧壁上的L形的隔离物结构，隔离物结构包括沿着栅极的侧壁的第一部分和连接至第一部分并沿着衬底的顶表面的第二部分，所述第二部分延伸远离栅极的侧壁。

[0034] 在根据本发明构思的原理的示例性实施例中，一种半导体器件包括位于提升的源极/漏极区的侧部上的掺杂物插塞区。

[0035] 在根据本发明构思的原理的示例性实施例中，一种半导体器件包括掺杂物插塞区，其中掺杂物插塞区是倾斜的注入掺杂物插塞区。

[0036] 在根据本发明构思的原理的示例性实施例中，一种便携式电子装置包括半导体器件，所述半导体器件包括：衬底上的金属栅极；形成在金属栅极的任一侧上的提升的源极/漏极区；延伸结构，其将金属栅极与提升的源极/漏极区之间的距离延伸，所述距离大于处理层厚度。

附图说明

[0037] 通过参照附图详细描述本发明的示例性实施例，本发明构思的以上和其它特征和优点将变得更加清楚，图中：

[0038] 图1是根据本发明构思的原理的第一示例性实施例的半导体器件1的透视图；

[0039] 图2是沿着图1的线A-A截取的剖视图；

[0040] 图3是沿着图1的线B-B截取的剖视图；

[0041] 图4是描述根据本发明构思的原理的第二示例性实施例的半导体器件2的剖视图；

[0042] 图5是描述根据本发明构思的原理的第三示例性实施例的半导体器件3的剖视图；

[0043] 图6是描述根据本发明构思的原理的第四示例性实施例的半导体器件4的剖视图；

[0044] 图7是描述根据本发明构思的原理的第五示例性实施例的半导体器件5的剖视图；

[0045] 图8是描述根据本发明构思的原理的第六示例性实施例的半导体器件6的剖视图；

[0046] 图9A是描述根据本发明构思的原理的第七示例性实施例的半导体器件7的剖视图；

[0047] 图9B是描述根据本发明构思的原理的第7b示例性实施例的半导体器件7b的剖视图；

[0048] 图10是描述根据本发明构思的原理的第八示例性实施例的半导体器件8的剖视图；

[0049] 图11是描述根据本发明构思的原理的第九示例性实施例的半导体器件9的剖视图；

[0050] 图12是描述根据本发明构思的原理的第十示例性实施例的半导体器件10的剖视图；

[0051] 图13A是描述根据本发明构思的原理的第十一示例性实施例的半导体器件11的剖视图；

[0052] 图13B是包括根据本发明构思的一些实施例的半导体器件的电子系统1100的框图；

[0053] 图14至图23是示出用于描述根据本发明构思的原理的第八示例性实施例的半导体器件8的制造方法的中间操作的剖视图；

[0054] 图24和图25是示出用于描述根据本发明构思的原理的第十示例性实施例的半导体器件10的制造方法的中间操作的剖视图；以及

[0055] 图26至图31是示出用于描述根据本发明构思的原理的第十一示例性实施例的半导体器件11的制造方法的中间操作的剖视图。

具体实施方式

[0056] 下文中将参照其中示出了示例性实施例的附图更加全面地描述多个示例性实施例。然而，示例性实施例可按照许多不同的形式实现，并且不应构造为限于本文阐述的示例性实施例。相反，提供这些示例性实施例以使得本公开将是彻底的，并且将把示例性实施例的范围传递给本领域技术人员。在附图中，为了清楚起见，可夸大层和区的尺寸和相对尺寸。

[0057] 应该理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”或“结合至”另一元件或层时，所述一个元件或层可直接“位于”另一元件或层“上”、“连接至”或“结合至”另一元件或层，或者也可存在中间元件或层。相反，当一个元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接结合至”另一元件或层时，则不存在中间元件或层。相同的附图标记始终指代相同元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。除非另外指明，否则将按照包括的含义来使用术语“或”。

[0058] 应该理解，虽然本文中可使用术语例如第一、第二、第三来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一区、层或部分区分开。这样，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离示例性实施例的教导。

[0059] 为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件之下”或“在其它元件下方”的元件将因此被取向为“在其它元件或特征之上”。这样，示例性术语“在……之下”可涵盖“在……之上”和“在……之下”这两个取向。装置可按照其它方式取向（旋转90度或位于其它取向），并且本文所用的空间相对描述语将相应地解释。

[0060] 本文所用的术语仅是为了描述特定示例性实施例，并且不旨在限制示例性实施例。如本文所用，除非上下文另外明确地指出，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，术语“包括”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。

[0061] 本文参照作为理想示例性实施例（和中间结构）的示意图的剖视图来描述示例性实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。这样，示例性实施例不应被构造为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘具有注入浓度的梯度，而非从注入区至非注入区二值变化。同样地，通过注入形成的掩埋区可在掩埋区与通过其发生注入的表面之间的区中导致一些注入。这样，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制示例性实施例的范围。

[0062] 除非另外限定，否则本文中使用的所有术语（包括技术和科学术语）具有与示例性实施例所属领域的技术人员通常理解的含义相同的含义。还应该理解，诸如在通用词典中定义的那些术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该理想化地或过于正式地解释它们，除非本文中明确地进行了定义。

[0063] 下文中，将参照附图详细解释根据本发明构思的原理的示例性实施例。

[0064] 图1是根据本发明构思的原理的半导体器件1的示例性实施例的透视图，图2是沿着图1的线A-A截取的剖视图，以及图3是沿着图1的线B-B截取的剖视图。根据本发明构思的原理，图1的半导体器件1可为高电压晶体管。

[0065] 参照图1至图3，半导体器件1可包括衬底100、场绝缘层110、第一栅极绝缘层141、142和145、第一金属栅极147、第一隔离物结构120，层间绝缘层171、172和173以及第一提升的源极/漏极161和162。

[0066] 衬底100可包括选自包括Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP的组中的至少一种半导体材料。根据本发明构思的原理，可使用绝缘体上硅（SOI）衬底。可替换地，衬底100可例如为III-V族衬底。

[0067] 第一鳍部F1可沿着第二方向Y延伸和伸长。第一鳍部F1可为衬底100的一部分，并且可例如包括从衬底100生长的外延层。

[0068] 在根据本发明构思的原理的示例性实施例中，场绝缘层110可形成在衬底100上，并且可通过叠置至少两个绝缘层形成场绝缘层110。例如，场绝缘层110可形成为包围第一鳍部F1的侧壁的下部，并可暴露第一鳍部F1的侧壁的上部。

[0069] 第一金属栅极147可形成在第一鳍部F1上以横越第一鳍部F1。第一金属栅极147可沿着第一方向X延伸。第一金属栅极147可包括例如依次叠置的功函数调整层、粘合剂层和密封栅极图案。功函数调整层用于通过调整晶体管的功函数来调整晶体管的操作特性。例如，N型功函数调整层可包括选自包括TiAl、TiAlC、TiAlN、TaC、TiC和HfSi的组的材料。在根据本发明构思的原理的示例性实施例中，N型功函数调整层可包括例如TiAlC层。粘合剂层可包括TiN和Ti中的至少一个。P型功函数调整层可包括例如TiN。密封栅极图案可包括选自Al、W和Ti的材料。然而，本发明构思不限于此。第一金属栅极147可通过例如置换工艺制造。

[0070] 第一栅极绝缘层141、142和145可设置在第一金属栅极147与第一鳍部F1之间。在根据本发明构思的原理的示例性实施例中，半导体器件1是高电压晶体管，结果，第一栅极绝缘层141、142和145的厚度设计为能够忍受高电压。例如，牺牲绝缘层141和界面层142可为二氧化硅层，并且高介电层145可为与二氧化硅层相比具有高介电常数的高介电（高k）材料。高介电层145可包括例如选自包括HfO2、ZrO2、Ta2O5、TiO2、SrTiO3和（Ba、Sr）TiO3的组的材料。牺牲绝缘层141和界面层142可形成在第一鳍部F1的顶表面上，高介电层145可形成在第一金属栅极147的侧壁上以及第一鳍部F1的顶表面上。

[0071] 第一提升的源极/漏极161和162可例如在第一金属栅极147的两端设置在第一鳍部F1中，并且第一提升的源极/漏极161和162和第一金属栅极147可通过隔离物结构120彼此绝缘。第一提升的源极/漏极161和162可接触隔离物结构120。

[0072] 在图3中，虽然第一提升的源极/漏极161和162的顶表面示为低于隔离物结构120的第二部分120b的顶表面，但是本发明构思不限于此。例如，第一提升的源极/漏极161和162的顶表面可与第二部分120b的顶表面设置在同一平面上，或者高于第二部分120b的顶表面。

[0073] 在根据第一示例性实施例的半导体器件1是N型晶体管的示例性实施例中，第一提升的源极/漏极161和162可包括拉应力材料，并且第一提升的源极/漏极161和162的源极和漏极可为与衬底100相同的材料或拉应力材料。例如，当衬底100为Si时，源极和漏极可为Si或可为晶格常数比Si的晶格常数更小的材料（例如，SiC）。

[0074] 可替换地，在根据第一示例性实施例的半导体器件1是P型晶体管的示例性实施例中，第一提升的源极/漏极161和162可包括压应力材料。例如，压应力材料可为晶格常数比Si的晶格常数大的材料，诸如SiGe。在根据本发明构思的原理的示例性实施例中，压应力材料可通过将压应力施加至第一鳍部F1来提高沟道区中的载流子的迁移率。

[0075] 在根据本发明构思的原理的示例性实施例中，第一隔离物结构120可形成在第一金属栅极147的侧壁上，并且按照L形结构设置。

[0076] 第一隔离物结构120可包括沿着第一金属栅极147的侧壁形成的第一部分120a和连接至第一部分120a并且沿着第一鳍部F1的顶表面形成的第二部分120b。

[0077] 在根据本发明构思的原理的示例性实施例中，第一部分120a的宽度可以是均匀的。也就是说，可不斜切第一部分120a。在根据本发明构思的原理的示例性实施例中，在第一部分120a中，邻近第一金属栅极147的上部的区域的宽度和邻近第一金属栅极147的下部的区域的宽度可基本彼此相同。也就是说，宽度可完全彼此相同或者可由于例如工艺条件而稍微不同。

[0078] 第一隔离物结构120的第一部分120a的顶表面和第一金属栅极147的顶表面可布置在同一平面上。在根据本发明构思的原理的示例性实施例中，第一部分120a的顶表面和第一金属栅极147的顶表面可通过平面化工艺同时变平，从而产生共面的顶表面。

[0079] 在根据本发明构思的原理的示例性实施例中，第一隔离物结构120可包括依次叠置的第一至第n隔离物121、122a、122b和123，其中n表示大于或等于“2”的自然数。

[0080] 虽然下面将描述，但是在根据本发明构思的原理的示例性实施例中，第一隔离物121可用于在掺杂低掺杂的漏极（LDD）区之前保护衬底（或第一鳍部F1）100的顶表面。第一隔离物121可包括例如SiN并且可利用例如原子层沉积（ALD）方案形成。例如，第一隔离物
121可沿着第一金属栅极147的侧壁和第一鳍部F1的顶表面共形地形成。

[0081] 第二隔离物122a和122b可用于在鳍部中形成沟槽，以形成另一晶体管的源极和漏极（例如，具有比高电压晶体管的工作电压更低的工作电压的常规晶体管，也就是说，非鳍式晶体管）。第二隔离物122a和122b可包括多层绝缘层。例如，第二隔离物122a可为SiOCN，并且第二隔离物122b可为氧化物层。第二隔离物122a和122b可沿着第一金属栅极147的侧壁和第一鳍部F1的顶表面共形地形成在第一隔离物121上。

[0082] 第三隔离物123可包括例如SiOCN，并且可在形成另一晶体管的提升的源极/漏极之后形成。第三隔离物123可沿着第一金属栅极147的侧壁和第一鳍部F1的顶表面共形地形成在第二隔离物122a和122b上。

[0083] 第一隔离物121至第三隔离物123的材料和制造方法仅是根据本发明构思的原理的示例性实施例，并且本发明构思不限于此。在根据本发明构思的原理的示例性实施例中，虽然第一隔离物结构120示为通过叠置四个材料层形成，但是本发明构思不限于此。例如，第一隔离物结构120可为三层或更少的层，并且可为五层或更多的层。

[0084] 如图1至图3的示例性实施例中示出的，第一至第n隔离物121、122a、122b和123中的每一个可按照“L”形设置。在根据本发明构思的原理的示例性实施例中，在第一隔离物结构120中设置在最外侧部分处的第n隔离物（例如，图3的第三隔离物123）可按照L形设置。在根据本发明构思的原理的示例性实施例中，即使设置在第n隔离物123下方的另一隔离物未按照L形设置，第n隔离物123也可按照L形设置。

[0085] 在根据本发明构思的原理的该示例性实施例中，第一隔离物结构120可直接接触层间绝缘层171、172和173。层间绝缘层171、172和173可直接接触第一隔离物结构120的第一部分120a的侧壁和第二部分120b的顶表面。另外，层间绝缘层171、172和173也可直接接触第二部分120b的侧壁的一部分。

[0086] 在根据本发明构思的原理的示例性实施例中，层间绝缘层171、172和173可包括例如多个叠置的绝缘层。例如，钝化层171可沿着第一隔离物结构120的侧表面和第一提升的源极/漏极161和162的顶表面形成。钝化层171可为例如SiN，但本发明构思不限于此。钝化层171在形成绝缘层172的后续工艺中保护第一提升的源极/漏极161和162以及第一金属栅极147。绝缘层172可为例如炉式化学气相沉积（FCVD）层，并且绝缘层173可为例如高密度等离子体化学气相沉积（HDP）层。绝缘层172可密封第一提升的源极/漏极161和162以及第一金属栅极147，并且绝缘层173可比绝缘层172更硬。LDD区181可设置在第一隔离物结构120的下部。

[0087] 在根据本发明构思的原理的示例性实施例中，隔离物结构使提升的源极/漏极结构（例如，第一源极/漏极结构161和162）远离金属栅极（例如，第一金属栅极147），以减小栅极致漏极泄漏（GIDL）电流，因此提高根据本发明构思的原理的高电压晶体管的性能。GIDL电流在高电压晶体管中可以是特别成问题的，并且根据本发明构思的原理的示例性实施例在高电压晶体管结构中尤其有用。在示例性实施例中，采用L形隔离物以延长源极/漏极结构与金属栅极之间的距离。在示例性实施例中，L形隔离物120的“水平”部分（下部腿）（例如，隔离物结构120的第二部分120b）使金属栅极147与源极/漏极区161/162之间的距离L1延长超出隔离物结构120的第一部分120a的厚度。根据本发明构思的原理，可在不需要额外掩模的情况下形成L形隔离物结构（诸如结构120），从而提高性能，同时避免增加生产成本。半导体器件1可例如形成在输入/输出（I/O）电路中。

[0088] 图4是根据本发明构思的原理的第二示例性实施例的半导体器件2的剖视图。为了清楚和简明起见，该示例性实施例的描述将集中于该示例性实施例与以上参照图1至图3描述的半导体器件1的示例性实施例之间的差异。

[0089] 除L形第一隔离物结构120之外，半导体器件2可包括第一插塞掺杂物区165和第二插塞掺杂物区166。第一插塞掺杂物区165可布置在第一提升的源极162的侧部上，并且第二插塞掺杂物区166可布置在第一提升的漏极161的侧部上。形成第一插塞掺杂物区165和第二插塞掺杂物区166以调整第一提升的源极/漏极161和162的电阻。也就是说，虽然利用外延生长以及原位掺杂形成第一提升的源极/漏极161和162，但是可形成第一插塞掺杂物区165和第二插塞掺杂物区166以便更精确地调整第一提升的源极/漏极161和162的电阻。

[0090] 第一插塞掺杂物区165和第二插塞掺杂物区166可通过倾斜注入工艺形成。例如，可通过应用相对于垂直于衬底100的平面约20度的倾角来掺杂和注入“P（磷）”。第一插塞掺杂物区165可形成为延伸至第一提升的源极162的内侧和第一隔离物结构120的下部。第二插塞掺杂物区166可形成在第一提升的漏极161内。在根据本发明构思的原理的示例性实施例中，第二插塞掺杂物区166可形成为不与第一隔离物结构120重叠。

[0091] 可将高电压（例如，1.5V或更高）施加至第一提升的漏极161，并且可将相对低的电压（例如，0V或更低）施加至第一提升的源极162。如前所述，通常出现GIDL电流的区域位于第一提升的漏极161与第一金属栅极147之间，因为在该示例性实施例中，第二插塞掺杂物区166远离第一金属栅极147，所以根据本发明构思的原理可减小GIDL电流。

[0092] 图5是根据本发明构思的原理的第三示例性实施例的半导体器件3的剖视图。为了清楚和简明起见，该示例性实施例的描述将集中于该示例性实施例与以上参照图1至图3描述的半导体器件1的示例性实施例之间的差异。

[0093] 半导体器件3可包括设置在第一金属栅极147与第一隔离物结构120之间的内隔离物125和126。例如，内隔离物125和126可为例如氧化物层125和低介电层126。低介电层126可包括例如SiOCN。

[0094] 内隔离物125和126之一或两者可设为斜切的“I形”隔离物（也就是说，在斜切之前，具有两个竖直平行侧部的I形）。在根据本发明构思的原理的示例性实施例中，内隔离物125和126的上部邻近第一金属栅极147的上部并具有第一组合宽度，并且内隔离物125和
126的下部邻近第一金属栅极147的下部并具有与第一宽度不同的第二组合宽度。在根据本发明构思的原理的示例性实施例中，第一宽度小于第二宽度。另外，L形第一隔离物结构120可为非斜切的。

[0095] 第一金属栅极147与第一提升的漏极161之间的距离L2可通过内隔离物125和126延长。也就是说，根据本发明构思的第三示例性实施例的半导体器件3中的第一金属栅极147与第一提升的漏极161之间的距离L2可大于根据本发明构思的原理的第一示例性实施例的半导体器件1中的第一金属栅极147与第一提升的漏极161之间的距离L1。所述示例性实施例可进一步降低GIDL电流的发生。

[0096] 根据本发明构思的原理，在第一栅极绝缘层141、142和145中，牺牲绝缘层141可布置在内隔离物125和126下方。界面层142可布置在内隔离物125和126之间。高介电层145可沿着内隔离物125和126的侧壁以及绝缘层141的顶表面共形地形成。

[0097] 图6是根据本发明构思的原理的第四示例性实施例的半导体器件4的剖视图。为了清楚和简明起见，该示例性实施例的描述将集中于该示例性实施例与上面参照图1至图5描述的那些半导体器件1、2和3的示例性实施例之间的差异。

[0098] 根据第四示例性实施例的半导体器件4可包括通过倾斜注入工艺形成的第一插塞掺杂物区165和第二插塞掺杂物区166以及设置在第一隔离物结构120与第一金属栅极147之间的内隔离物125和126。因为半导体器件4包括L形隔离物结构120、第一插塞掺杂物区165和第二插塞掺杂物区166以及内隔离物125和126，所以可使GIDL电流的出现最小化。

[0099] 图7是根据本发明构思的原理的第五示例性实施例的半导体器件5的剖视图。图8是根据本发明构思的原理的第六示例性实施例的半导体器件6的剖视图。

[0100] 参照图7，根据第五示例性实施例的半导体器件5可不采用L形第一隔离物结构120，而是可采用例如第一插塞掺杂物区165和第二插塞掺杂物区166。

[0101] 参照图8，根据第六示例性实施例的半导体器件6可不采用L形第一隔离物结构120，而是可采用例如设置在第一隔离物结构120与第一金属栅极147之间的内隔离物125和
126。

[0102] 也就是说，在图7和图8中，第一隔离物结构120可按照斜切的I形而非L形设置。然而，即使没有隔离物结构120的第二部分120b，第一提升的漏极161与第一金属栅极147之间的距离也可延长（通过内隔离物125、126或第一插塞掺杂物区165和第二插塞掺杂物区166），并且这样可减小GIDL电流。

[0103] 图9A是根据本发明构思的原理的第七示例性实施例的半导体器件7的剖视图。在半导体器件7中，第一区I和第二区II限定在衬底100中。构造为通过第一驱动电压工作的第一晶体管101可形成在第一区I上，并且构造为通过与第一驱动电压不同的第二驱动电压工作的第二晶体管102可形成在第二区II上。在该示例性实施例中，第二驱动电压可小于第一驱动电压。例如，第二驱动电压可为常规电压（例如，0V和1.5V之间），并且第一驱动电压可为高电压。

[0104] 第一区I可设置在例如I/O电路中，并且第二区II可设置在例如核心电路中。第一晶体管101和第二晶体管102可为相同导电类型（例如，N型）的晶体管。

[0105] 第一晶体管101可为以上参照图1至图8描述的任一晶体管。例如，图9A示出了图3的晶体管。第一晶体管101可包括例如第一金属栅极147和形成在第一金属栅极147的两侧上的L形第一隔离物结构120，并且第一金属栅极147可形成为横越第一鳍部F1。第一金属栅极147与第一提升的源极/漏极161和162中的每一个之间的第一距离L1可由于L形第一隔离物结构120而增大。

[0106] 第二晶体管102可包括第二金属栅极247、形成在第二金属栅极247的两侧上的第二隔离物结构220以及第二提升的源极/漏极261和262。在该示例性实施例中，第二隔离物结构220可按照斜切的I形设置。因此，第二金属栅极247与第二提升的源极/漏极261和262中的每一个之间的第三距离L3可小于第一距离L1。

[0107] 第二隔离物结构220可包括多个叠置的隔离物221、222a和222b。

[0108] 在第二栅极绝缘层242和245中，界面层242可为二氧化硅层，并且高介电层245可为介电常数比二氧化硅层的介电常数更高的高介电（高k）材料。高介电层245可沿着第二金属栅极247的侧壁和底表面共形地形成。

[0109] 第二栅极绝缘层242和245的厚度可小于第一栅极绝缘层141、142和145的厚度，这是因为在该示例性实施例中，第二晶体管102的驱动电压与第一晶体管101的驱动电压相比相对较小。

[0110] 图9B是根据本发明构思的原理的第7b示例性实施例的半导体器件7b的剖视图。在根据第7b示例性实施例的半导体器件7b中，第一区I和第1b区Ib限定在衬底100中。构造为在高电压驱动的第一导电类型（例如，N型）的第一晶体管101形成在第一区I上，并且构造为在高电压驱动的第二导电类型（例如，P型）的第1b晶体管101b可形成在第1b区Ib上。第一区I和第1b区Ib可设置在例如I/O电路中，但本发明构思不限于此。

[0111] 第一晶体管101的第一金属栅极147可包括例如N型功函数调整层。N型功函数调整层可为例如选自包括TiAl、TiAlC、TiAlN、TaC、TiC和HfSi的组的材料，但本发明构思不限于此。

[0112] 第1b晶体管101b的第1b金属栅极147b可包括例如P型功函数调整层或者可包括叠置的P型功函数调整层和N型功函数调整层。根据本发明构思的原理，第1b金属栅极147b可包括所有的P型功函数调整层和N型功函数调整层，以简化生产工艺。P型功函数调整层可为例如TiN。

[0113] 第一晶体管101的第一提升的源极/漏极161和162可包括拉应力材料，并且第1b晶体管101b的提升的源极/漏极161b和162b可包括压应力材料。

[0114] 图10是根据本发明构思的原理的第八示例性实施例的半导体器件8的剖视图。为了描述简明和清楚起见，以下描述将集中于该示例性实施例与以上参照图9A描述的半导体器件7的示例性实施例之间的差异。

[0115] 在半导体器件8中，第一区I、第二区II和第三区III限定在衬底100中。高电压第一导电类型（例如，N型）的第一晶体管101形成在第一区I中，常规电压第一导电类型的第二晶体管102形成在第二区II中，并且常规电压第二导电类型（例如，P型）的第三晶体管103可形成在第三区III中。

[0116] 在根据本发明构思的原理的该示例性实施例中，图10的第一晶体管101和第二晶体管102与图9A的第一晶体管101和第二晶体管102相同。第三晶体管103可包括第三金属栅极347、形成在第三金属栅极347的两侧上的第三隔离物结构320和第三提升的源极/漏极361和362。第三隔离物结构320可按照斜切的I形设置。

[0117] 图11是根据本发明构思的原理的第九示例性实施例的半导体器件9的横截面。

[0118] 在半导体器件9中，第一区I和第四区IV限定在衬底100中。第一晶体管101可形成在第一区I中，并且第一晶体管101可为以上参照图1至图8描述的任一晶体管。第四晶体管104可形成在第四区IV中，并可包括第四金属栅极447、形成在第四金属栅极447的两侧上的斜切的I形第四隔离物结构420以及第四提升的源极/漏极461和462。第四隔离物结构420可包括多个叠置的隔离物421、422a和422b。另外，在第四栅极绝缘层441、442和445中，牺牲绝缘层441和界面层442可为二氧化硅层，并且高介电层445可为介电常数比二氧化硅层的介电常数更高的高介电（高k）材料。

[0119] 第一晶体管101和第四晶体管104可为高电压晶体管，并且第一区I和第四区IV可设置在I/O电路中。也就是说，在半导体器件9中，可同时构造应用了L形第一隔离物结构120的高电压第一晶体管101和应用了I形第四隔离物结构420的高电压第四晶体管104。

[0120] 图12是根据本发明构思的原理的第十示例性实施例的半导体器件10的剖视图。在半导体器件10中，第五区V和第六区VI限定在衬底100中。

[0121] 形成在第五区V中的第五晶体管105可为高电压晶体管。如以上参照图7所描述的，第五晶体管105可不采用L形隔离物结构，而是可仅采用例如倾斜的第一插塞掺杂物区165和第二插塞掺杂物区166来减少GIDL电流的出现。

[0122] 形成在第六区VI上的第六晶体管106可为常规晶体管。第六晶体管106可包括第三插塞掺杂物区265和第四插塞掺杂物区266。第三插塞掺杂物区265可设置在第六提升的源极262的侧部上，并且第四插塞掺杂物区266可设置在第六提升的漏极261的侧部上。第一插塞掺杂物区165和第二插塞掺杂物区166可倾斜，而第三插塞掺杂物区265和第四插塞掺杂物区266可不倾斜。因此，从第三插塞掺杂物区265至第六金属栅极247的距离可基本等于从第四插塞掺杂物区266至第六金属栅极247的距离。

[0123] 图13A是根据本发明构思的原理的第十一示例性实施例的半导体器件11的剖视图。在半导体器件11中，第七区VII和第八区VIII限定在衬底100中。

[0124] 形成在第七区VII中的第七晶体管107可为高电压晶体管。如以上参照图8所描述的，第七晶体管107可不采用L形隔离物结构，而是可采用设置在第一隔离物结构120与第一金属栅极147之间的内隔离物125和126来降低GIDL电流的发生。

[0125] 形成在第八区VIII上的图9A的第二晶体管102可为常规晶体管。第二晶体管102可包括第二金属栅极247、形成在第二金属栅极247的两侧上的第二隔离物结构220和第二提升的源极/漏极261和262。在该示例性实施例中，第二隔离物结构220可按照斜切的I形设置。也就是说，可在单个晶圆上形成包括内隔离物125和126的高电压第七晶体管107和不包括内隔离物的常规电压第二晶体管102。

[0126] 图13B是包括根据本发明构思的原理的半导体器件的电子系统1100的框图。电子系统1100可包括控制器1110、I/O装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可通过总线1150彼此组合或通信。在列出的任一装置中均可采用根据本发明构思的原理的半导体器件。

[0127] 控制器1110可包括微处理器、数字信号处理器、微控制器和能够执行与这些元件的功能相似的功能的逻辑元件中的至少一个。I/O装置1120可包括小键盘、键盘和显示装置。存储器装置1130可存储数据和/或指令。接口1140可用于将数据发送至通信网络或从通信网络接收数据。接口1140可按照有线或无线形式设置。例如，接口1140可包括天线或有线/无线收发器。虽然未示出，但是电子系统1100还可包括作为工作存储器的高速DRAM和/或SRAM，以改进控制器1110的操作。鳍式场效应晶体管可设置在存储器装置1130中，或者可提供为控制器1110和I/O装置1120的一部分。

[0128] 电子系统1100可应用于便携式电子装置，诸如个人数字助理（PDA）、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送和/或接收信息的任何类型的电子装置。

[0129] 下文中，将参照图10和图14至图23描述根据本发明构思的原理的第八示例性实施例的半导体器件8的示例性制造方法。图14至图23是示出用于描述根据本发明构思的原理的第八实施例的半导体器件8的制造方法的中间操作的剖视图。

[0130] 参照图14，第一区I、第二区II和第三区III限定在衬底100中。第一区I是将要形成高电压第一导电类型（例如，N型）的第一晶体管101的区，第二区II是将要形成常规电压第一导电类型的第二晶体管102的区，并且第三区III是将要形成常规电压第二导电类型（例如，P型）的第三晶体管103的区。

[0131] 第一鳍部F1、第二鳍部F2和第三鳍部F3可分别形成在第一区I、第二区II和第三区III中。

[0132] 第一牺牲栅极1147、第二牺牲栅极1247和第三牺牲栅极1347可形成为分别横越第一鳍部F1、第二鳍部F2和第三鳍部F3。第一牺牲栅极1147至第三牺牲栅极1347可为例如多晶硅。

[0133] 第一至第三硬掩模1199、1299和1399可分别形成在第一牺牲栅极1147、第二牺牲栅极1247和第三牺牲栅极1347上。

[0134] 牺牲绝缘层141可形成在第一牺牲栅极1147与第一鳍部F1之间，牺牲绝缘层241可形成在第二牺牲栅极1247与第二鳍部F2之间，并且牺牲绝缘层341可形成在第三牺牲栅极1347与第三鳍部F3之间。

[0135] 隔离物绝缘层1121可形成在第一牺牲栅极1147、第一硬掩模1199和第一鳍部F1上，隔离物绝缘层1221可形成在第二牺牲栅极1247、第二硬掩模1299和第二鳍部F2上，并且隔离物绝缘层1321可形成在第三牺牲栅极1347、第三硬掩模1399和第三鳍部F3上。

[0136] 接着，参照图15，第一晶体管101的LDD区181和第二晶体管102的LDD区281可通过注入第一导电类型（例如，N型）的LDD杂质而形成。例如，N型杂质可为As。

[0137] 接着，第三晶体管103的LDD区381可通过注入第二导电类型（例如，P型）的LDD杂质而形成。例如，P型杂质可为BF2。

[0138] 接着，参照图16，在图15的结果上还形成隔离物绝缘层1122a和1122b、1222a和1222b以及1322a和1322b。隔离物绝缘层1122b、1222b和1322b可沿着隔离物绝缘层1122a、
1222a和1322a共形地形成。在根据本发明构思的原理的该示例性实施例中，隔离物绝缘层
1122a和1122b、1222a和1222b以及1322a和1322b可为例如SiOCN和氧化物层形成的两层和叠置的层。

[0139] 接着，参照图17，构造为暴露第三区III并覆盖第一区I和第二区II的掩模图案600和610可形成在图16的结果上。掩模图案600和610可为例如两层。也就是说，可形成H-SOH600以充分覆盖第一区I和第二区II，并且可利用ALD方案将氧化物层610形成在H-SOH600上。

[0140] 可利用掩模图案600和610并且利用例如干法蚀刻将沟槽361a和362a形成在第三区III的第三金属栅极347周围。在形成沟槽361a和362a的同时，可蚀刻并按照斜切的I形提供隔离物绝缘层1322a和1322b。

[0141] 接着，参照图18，第三提升的源极/漏极361和362可形成在第三区III的沟槽361a和362a中。可利用例如外延生长方案形成第三提升的源极/漏极361和362，并可将其原位掺杂例如P型杂质。第三提升的源极/漏极361和362可生长为从第三鳍部F3向上突出。

[0142] 接着，参照图19，可形成隔离物绝缘层1123、1223和1323。隔离物绝缘层1123、1223和1323可为例如SiOCN。在根据本发明构思的原理的该示例性实施例中，在第一区I和第二区II中，隔离物绝缘层1123和1223共形地形成在隔离物绝缘层1122b和1222b上。另外，在第三区III中，隔离物绝缘层1323可共形地形成在斜切的I形隔离物以及第三提升的源极/漏极361和362的顶表面上。

[0143] 参照图20，构造为覆盖第三区III并且暴露第一区I的一部分和暴露第二区II的掩模图案700和710可形成在图19的结果上。掩模图案700和710可为例如两层。也就是说，可形成H-SOH700以充分覆盖第一区I和第二区II，并且可利用ALD方案将氧化物层710形成在H-SOH700上。

[0144] 在根据本发明构思的原理的示例性实施例中，掩模图案700和710覆盖第一区I的一部分。也就是说，掩模图案700和710完全覆盖第一牺牲栅极1147，还完全覆盖形成在第一牺牲栅极1147的侧壁上的隔离物绝缘层，并且覆盖形成在第一鳍部F1的顶表面上的隔离物绝缘层的一部分。

[0145] 参照图21，利用掩模图案700和710并且利用例如干法蚀刻，沟槽161a和162a可形成在第一区I的第一金属栅极147的周围，并且沟槽261a和262a可形成在第二区II的第二金属栅极247的周围。

[0146] 也就是说，可利用单个掩模700或710形成沟槽161a和162a以及沟槽261a和262a。也就是说，在根据本发明构思的原理的示例性实施例中没有必要使用额外掩模。接着，参照图22，第一提升的源极/漏极161和162可形成在第一区I的沟槽161a和162a中，并且第二提升的源极/漏极261和262可形成在第二区II的沟槽261a和262a中。可利用例如外延生长方案形成第一提升的源极/漏极161和162和第二提升的源极/漏极261和262，并且可将其原位掺杂例如N型杂质。第一提升的源极/漏极161和162可生长为从第一鳍部F1向上突出，并且第二提升的源极/漏极261和262可生长为从第二鳍部F2向上突出。

[0147] 接着，参照图23，层间绝缘层171、172和173；271、272和273；以及371、372和373可形成在图22的结果上。也就是说，钝化层171、271和371共形地形成在图22的结果上。绝缘层172、272和372可形成在钝化层171、271和371上以覆盖第一晶体管101至第三晶体管103。接着，绝缘层173、273和373可形成在绝缘层172、272和372上。钝化层171、271和371可为例如SiN，绝缘层172、272和372可为例如FCVD，绝缘层173、273和373可为例如HDP。

[0148] 接着，再次参照图10，第一晶体管101的第一牺牲栅极1147、第二晶体管102的第二牺牲栅极1247和第三晶体管103的第三牺牲栅极1347变平以暴露。

[0149] 接着，去除暴露的第一牺牲栅极1147至第三牺牲栅极1347。

[0150] 接着，去除形成在第二区II和第三区III上的牺牲绝缘层241和341。在根据本发明构思的原理的该示例性实施例中，不去除形成在第一区I上的牺牲绝缘层141。

[0151] 接着，界面层242和342可形成在第二区II和第三区III上，并且界面层142可形成在第一区I的牺牲绝缘层141上。

[0152] 接着，高介电层145、245和345可分别形成在界面层142、242和342上。

[0153] 接着，第一金属栅极147至第三金属栅极347可分别形成在上第一区I至第三区III上。

[0154] 下文中，将参照图12、图24和图25描述根据本发明构思的原理的第十示例性实施例的半导体器件10的示例性制造方法。图24和图25是示出用于描述根据本发明构思的原理的第十示例性实施例的半导体器件10的制造方法的中间操作的剖视图。

[0155] 首先，参照图24，第五区V和第六区VI限定在衬底100中，并且作为高电压晶体管的第五晶体管105可形成在第五区V中。作为常规晶体管的第六晶体管106可形成在第六区VI中。

[0156] 接着，可形成构造为暴露第五区V并覆盖第六区VI的掩模图案910。

[0157] 可利用掩模图案910形成第一插塞掺杂物区165和第二插塞掺杂物区166。具体地说，可通过例如倾斜注入工艺911形成第一插塞掺杂物区165和第二插塞掺杂物区166。例如，可掺杂“P”，并且例如可通过相对于垂直于衬底100的平面倾斜约20度来执行注入911。

[0158] 结果，第一插塞掺杂物区165可形成为延伸至第一提升的源极162的内部和第一隔离物结构120的下部。第二插塞掺杂物区166可形成在第一提升的漏极161中。具体地说，第二插塞掺杂物区166可形成为不与第一隔离物结构120重叠。

[0159] 接着，参照图25，可形成构造为暴露第六区VI并且覆盖第五区V的掩模图案920。

[0160] 可利用掩模图案920形成第三插塞掺杂物区265和第四插塞掺杂物区266。具体地说，可通过非倾斜注入工艺921形成第三插塞掺杂物区265和第四插塞掺杂物区266。

[0161] 再次参照图12，第五晶体管105的牺牲栅极1147和第六晶体管106的牺牲栅极1247变平以暴露。

[0162] 接着，去除暴露的牺牲栅极1147和牺牲栅极1247。

[0163] 接着，去除形成在第六区VI上的牺牲绝缘层241。在根据本发明构思的原理的该示例性实施例中，不去除形成在第五区V上的牺牲绝缘层141。

[0164] 接着，界面层142和242可分别形成在第五区V和第六区VI上。

[0165] 接着，第一金属栅极147和第二金属栅极247可分别形成在第五区V和第六区VI上。

[0166] 下文中，将参照图13A、图26至图31描述根据本发明构思的原理的第十一示例性实施例的半导体器件11的制造方法。图26至图31是示出用于描述半导体器件11的制造方法的中间操作的剖视图。

[0167] 参照图26，可通过去除形成在第七区VII上的晶体管的牺牲栅极来形成沟槽147a，并且可通过去除形成在第八区VIII上的晶体管的牺牲栅极来形成沟槽247a。沟槽147a和247a中的牺牲绝缘层141和241被暴露出。

[0168] 参照图27，内隔离物绝缘层1125共形地形成在图26的结果上。内隔离物绝缘层1125可为例如氧化物层。

[0169] 接着，可形成构造为覆盖第八区VIII并暴露第七区VII的掩模930。内隔离物绝缘层1126共形地形成在暴露的第七区VII上。在根据本发明构思的原理的该示例性实施例中，内隔离物绝缘层1126可为低介电层。

[0170] 接着，参照图28，通过利用掩模930执行回蚀工艺来蚀刻内隔离物绝缘层1126。

[0171] 接着，参照图29，可形成构造为覆盖第七区VII并暴露第八区VIII的掩模950。

[0172] 接着，参照图30，利用掩模950去除牺牲绝缘层241和内隔离物绝缘层1125。例如，可利用氢氟酸执行湿法蚀刻。

[0173] 接着，去除掩模950。

[0174] 接着，参照图31，利用例如利用氢氟酸的湿蚀刻来去除形成在第七区VII的沟槽147a中的内隔离物绝缘层1125。结果，去除了内隔离物绝缘层1125，并且牺牲绝缘层141保留在沟槽147a的底表面上。

[0175] 后续形成栅极绝缘层142、145、242和245以及金属栅极147和247的方法与前述制造方法相同。

[0176] 以上是本发明构思的说明，并且不应理解为其限制。虽然已经描述了示例性实施例，但是应该理解，在实质上不脱离本发明构思的范围的情况下，许多修改都是可能的。因此，所有这种修改旨在被包括在权利要求限定的本发明构思的范围中。