一种三段式时间数字转换电路

摘要

本发明公开了一种三段式时间数字转换(TDC)电路，时间间隔的测量由高段、中段和低段三部分分段量化完成。高段位TDC采用线性反馈移位寄存器(LFSR)结构，实现宽范围的测量；中段位TDC采用环形振荡器结构，通过均匀相位分辨搜寻高频时钟上升沿的位置，触发锁存信号和中段位计数信号，并用同步计数器完成中段测量；低段位环振TDC完成量化误差更精细的测量，采用与中段位相同的结构，并采用先译码后传输的方式。全部数据通过逻辑控制电路以二进制形式依次串行输出。相比传统的三段式TDC，本发明的TDC可以实现延迟单元复用，从而获得更优的架构设计及更小的版图面积。在相同的检测精度下，其产生的系统功耗明显降低，因此可应用于高速高精度的时间测量系统。

权利要求

1.一种三段式时间数字转换电路，其特征在于：包括高段位线性反馈移位寄存器、初相调整电路、延迟匹配电路、中段位时间数字转换电路、相邻信号提取单元、低段位时间数字转换电路、两位二进制同步计数器、译码单元、直接译码锁存电路以及串行数据输出电路；

其中：

高频时钟CLK_H和时间量化的起始信号EN输入初相调整电路，当所述起始信号EN为高电平时，所述初相调整电路在高频时钟CLK_H的下一个上升沿处产生EN0信号并发送至高段位线性反馈移位寄存器；

结束时刻Stop信号输入所述高段位线性反馈移位寄存器，所述高段位线性反馈移位寄存器用于对所述EN0信号和高频时钟CLK_H在Stop信号上升沿之后紧邻的上升沿的时间间隔进行量化，得到高段位量化值k·Tclk，其中Tclk为高频时钟CLK_H的周期，k为高段位线性反馈移位寄存器的计数值；所述高段位线性反馈移位寄存器将高段位量化值输入到串行数据输出电路；

所述延迟匹配电路用于根据所述Stop信号对所述高频时钟CLK_H进行延迟处理，使高频时钟CLK_H在Stop信号上升沿之后紧邻的上升沿滞后Stop信号tDFF+AND时间，得到延迟后的CLK_M信号，其中tDFF+AND为所述初相调整电路生成的所述EN0信号落后高频时钟CLK_H信号的固有延时；

将所述CLK_M信号分别输入到中段位时间数字转换电路和低段位时间数字转换电路；

所述中段位时间数字转换电路为环形TDC，包括由四级延迟单元构成的第一压控环振单元，所述第一压控环振单元根据外部压控信号产生上升沿与所述Stop信号对齐且周期为tM＝tclk/4的周期信号，并输入到相邻信号提取单元；所述相邻信号提取单元扫描所述CLK_M信号上升沿在周期为tM＝tclk/4的周期信号中所在的区间，从而产生锁存信号LOCK；

所述两位二进制同步计数器用于对所述Stop信号与锁存信号LOCK上升沿之间的时间间隔进行量化测量，得到中段位量化值TCounter＝n·tM，其中n为两位二进制同步计数器的计数值；所述二进制同步计数器将中段位量化值输入直接译码锁存电路；

所述低段位时间数字转换电路为环形TDC，包括由四级延迟单元构成的第二压控环振单元，外部压控信号控制所述第二压控环振单元的环振周期为tL，所述CLK_M信号上升沿作为低段位量化门控信号，所述第二压控环振单元构成的八个相位节点状态经所述译码单元进行译码后，在当锁存信号LOCK上升沿到来时，所述直接译码锁存电路用于锁存此时所述译码单元输出的译码值m，得到低段位量化值(m/8)·tL；

所述直接译码锁存电路包括D触发器和二选一开关，用于将中段位量化值和低段位量化值锁存于D触发器中，并直接译码成对应的十进制数值后，由二选一开关控制将数据锁存到串行数据输出电路中；

所述串行数据输出电路用于对输入的高段位量化值、中段位量化值以及低段位量化值依次串行输出，得到初相调整后的起始信号EN0和结束时刻Stop信号的时间间隔的全局表达式为T＝k·Tclk-n·tM+(m/8)·tL。

2.根据权利要求1所述的一种三段式时间数字转换电路，其特征在于：所述中段位时间数字转换电路的第一压控环振单元和低段位时间数字转换电路的第二压控环振单元复用由电流饥饿型压控反相器的延迟单元构成的延迟链。

3.根据权利要求1所述的一种三段式时间数字转换电路，其特征在于：所述译码单元为采用格雷码译码方式的异或门电路。

说明书

一种三段式时间数字转换电路

技术领域

[0001] 本发明涉及一种三段式时间数字转换电路，可用于高速高精度时间测量系统中。

背景技术

[0002] 时间数字转换器(Time Digital Converter，TDC)是一种时间测量的常用电路，它是将时间间隔直接转化为高精度的数字值，并实现数字输出。目前已被广泛应用于电子领域，如用于全数字锁相环ADPLL中，提高其测试器件和信号的时间特性。近几年，最受关注的TDC是使用高速CMOS数字电路的结构，主要原因是被测试信号能实现较高的时间精度。对TDC精确度进行研究，将有利于TDC的应用和质量保证。

[0003] 随着高精度时间量化技术的纵向化发展，在模拟IC领域中出现了一批以时间数字转换器为核心的高性能模拟器件，譬如高速低功耗模拟数字转换器以及全数字锁相环等，克服了一系列因工艺尺寸限制而无法解决的模拟电路的设计难题，为模拟IC的设计开辟了全新的设计途径。因此，时间数字转换器将成为联系模拟连续时间信号量与数字离散信号量的一个桥梁，成为数模混合集成电路设计的一个全新领域。

发明内容

[0004] 发明目的：针对上述现有技术，提出一种三段式时间数字转换电路，相比传统的三段式TDC结构，在实现宽范围、高精度测量的同时，简化了电路结构、减小了系统的面积和功耗。

[0005] 发明内容：一种三段式时间数字转换电路，包括高段位线性反馈移位寄存器、初相调整电路、延迟匹配电路、中段位时间数字转换电路、相邻信号提取单元、低段位时间数字转换电路、两位二进制同步计数器、译码单元、直接译码锁存电路以及串行数据输出电路；其中：

[0006] 高频时钟CLK_H和时间量化的起始信号EN输入初相调整电路，当所述起始信号EN为高电平时，所述初相调整电路在高频时钟CLK_H的下一个上升沿处产生EN0信号并发送至高段位线性反馈移位寄存器；

[0007] 结束时刻Stop信号输入所述高段位线性反馈移位寄存器，所述高段位线性反馈移位寄存器用于对所述EN0信号和高频时钟CLK_H在Stop信号上升沿之后紧邻的上升沿的时间间隔进行量化，得到高段位量化值k·Tclk，其中Tclk为高频时钟CLK_H的周期，k为高段位线性反馈移位寄存器的计数值；所述高段位线性反馈移位寄存器将高段位量化值输入到串行数据输出电路；

[0008] 所述延迟匹配电路用于根据所述Stop信号对所述高频时钟CLK_H进行延迟处理，使高频时钟CLK_H在Stop信号上升沿之后紧邻的上升沿滞后Stop信号tDFF+AND时间，得到延迟后的CLK_M信号，其中tDFF+AND为所述初相调整电路生成的所述EN0信号落后高频时钟CLK_H信号的固有延时；

[0009] 将所述CLK_M信号分别输入到中段位时间数字转换电路和低段位时间数字转换电路；所述中段位时间数字转换电路为环形TDC，包括由四级延迟单元构成的第一压控环振单元，所述第一压控环振单元根据外部压控信号产生上升沿与所述Stop信号对齐且周期为tM＝tclk/4的周期信号，并输入到相邻信号提取单元；所述相邻信号提取单元扫描所述CLK_M信号上升沿在周期为tM＝tclk/4的周期信号中所在的区间，从而产生锁存信号LOCK；

[0010] 所述两位二进制同步计数器用于对所述Stop信号与锁存信号LOCK上升沿之间的时间间隔进行量化测量，得到中段位量化值TCounter＝n·tM，其中n为两位二进制同步计数器的计数值；所述二进制同步计数器将中段位量化值输入直接译码锁存电路；

[0011] 所述低段位时间数字转换电路为环形TDC，包括由四级延迟单元构成的第二压控环振单元，外部压控信号控制所述第二压控环振单元的环振周期为tL，所述CLK_M信号上升沿作为低段位量化门控信号，所述第二压控环振单元构成的八个相位节点状态经所述译码单元进行译码后，在当锁存信号LOCK上升沿到来时，所述直接译码锁存电路用于锁存此时所述译码单元输出的译码值m，得到低段位量化值(m/8)·tL；

[0012] 所述直接译码锁存电路包括D触发器和二选一开关，用于将中段位量化值和低段位量化值锁存于D触发器中，并直接译码成对应的十进制数值后，由二选一开关控制将数据锁存到串行数据输出电路中；

[0013] 所述串行数据输出电路用于对输入的高段位量化值、中段位量化值以及低段位量化值依次串行输出，得到初相调整后的起始信号EN0和结束时刻Stop信号的时间间隔的全局表达式为T＝k·Tclk-n·tM+(m/8)·tL。

[0014] 进一步的，所述中段位时间数字转换电路的第一压控环振单元和低段位时间数字转换电路的第二压控环振单元复用由电流饥饿型压控反相器的延迟单元构成的延迟链。

[0015] 进一步的，所述译码单元为采用格雷码译码方式的异或门电路。

[0016] 有益效果：本发明的三段式时间数字转换电路，分为高段、中段和低段三部分计数，其中高段位TDC采用线性反馈移位寄存器(LFSR)，采用计数式量化实现宽范围的时间测量；中段TDC采用环振结构，该环振电路由四级压控延迟单元组成，以结束信号Stop作为门控信号，产生的频率给二进制同步计数器提供计数时钟信号；低段位TDC采用和中段位相同的环振结构，以经延迟整形的高频时钟信号CLK_M作为门控信号，环振内部相位结点状态经译码后作为低段位数据输出。

[0017] 中、低段位均采用环形TDC，其闭环延迟线均采用电流饥饿型压控反相器的延迟单元，均由外部设定的、具有固定电压值的压控信号控制，使两个压控环振单元输出的频率有较高的稳定性。同时，中段位时间数字转换电路的第一压控环振单元和低段位时间数字转换电路的第二压控环振单元复用由电流饥饿型压控反相器的延迟单元构成的延迟链，两个TDC采用不同的门控信号控制，实现中、低段量化功能的同时，减小电路的面积和功耗。

[0018] 由于初相调整电路中EN0信号落后高频时钟CLK_H在Stop信号上升沿之后紧邻的上升沿tDFF+AND时间，该tDFF+AND时间是初相调整电路中的D触发器和与门的固有延时之和。中段位TDC前采用延迟匹配电路，该延迟匹配电路由D触发器、与门和反相器构成，根据Stop信号对高频时钟CLK_H进行延迟处理，使高频时钟CLK_H在Stop信号上升沿之后紧邻的上升沿滞后Stop信号tDFF+AND时间，得到延迟后的CLK_M信号，从而使得总体测量时间间隔不变，实现了高段位与中段位的延迟匹配。

[0019] 连接低段位TDC的译码单元为采用格雷码译码方式的异或门电路，采用格雷码译码方式，大大减少了逻辑混淆，降低了最低权重位的输出频率，使误码率大大降低。采用相同的译码电路结构对低段位TDC中压控环振单元的八个相位节点状态进行译码，实现了延迟匹配和结构对称。

[0020] 三段式时间数字转换电路可以工作在计数和数据传输两种模式，这两种模式分别用高频计数时钟和低频传输时钟控制，计数数据以二进制数据形式依次串行输出。

[0021] 相对于传统的两段式时间数字转换器，本发明中的三段式时间数字转换电路能够很好地兼顾测量精度与动态范围的性能要求，实现更精准的时间测量。段间相邻信号提取技术将相邻段的时间间隔采用不同的测量方法进行分段测量，从而在各段TDC中可以复用延迟链，缩减面积，简化电路结构。

附图说明

[0022] 图1为三段式时间数字转换电路的结构示意图；

[0023] 图2为三段式时间数字转换电路的中低段TDC时间测量原理时序图；

[0024] 图3为三段式时间数字转换电路的中低段TDC电路结构图；

[0025] 图4为三段式时间数字转换电路的高段位计数/传输双模式的LFSR结构；

[0026] 图5为三段式时间数字转换电路的中低段TDC5位数据锁存及传输结构图；

[0027] 图6为三段式时间数字转换电路的中低段TDC的压控延迟单元结构图；

[0028] 图7为三段式时间数字转换电路的时序图。

具体实施方式

[0029] 结合附图对本发明作更进一步的说明。

[0030] 如图1所示，一种三段式时间数字转换电路，包括高段位线性反馈移位寄存器、初相调整电路、延迟匹配电路、中段位时间数字转换电路、相邻信号提取单元、低段位时间数字转换电路、两位二进制同步计数器、译码单元、直接译码锁存电路以及串行数据输出电路。

[0031] 其中，高频时钟CLK_H和时间量化的起始信号EN输入初相调整电路，当起始信号EN为高电平时，初相调整电路在高频时钟CLK_H的下一个上升沿处产生EN0信号并发送至高段位线性反馈移位寄存器。

[0032] 结束时刻Stop信号输入高段位线性反馈移位寄存器，高段位线性反馈移位寄存器对EN0信号和高频时钟CLK_H在Stop信号上升沿之后紧邻的上升沿的时间间隔进行量化，得到高段位量化值k·Tclk，其中Tclk为高频时钟CLK_H的周期，k为高段位线性反馈移位寄存器的计数值。高段位线性反馈移位寄存器将高段位量化值输入到串行数据输出电路。

[0033] 由于EN0信号落后高频时钟CLK_H信号固定延迟tDFF+AND，导致EN0信号和Stop信号的时间间隔相对减小。延迟匹配电路根据Stop信号对高频时钟CLK_H进行延迟处理，使高频时钟CLK_H在Stop信号上升沿之后紧邻的上升沿滞后Stop信号tDFF+AND时间，得到延迟后的CLK_M信号，其中tDFF+AND为初相调整电路生成的所述EN0信号落后CLK_H信号的固有延时。如图2所示为三段式TDC的中低段TDC时间测量原理时序图，CLK_M是经过延迟匹配的、位于结束时刻Stop信号上升沿之后的高频时钟信号。在没有任何延迟情况下，CLK_M应与Stop信号的上升沿对齐，由于存在延迟tDFF+AND，CLK_M信号上升沿到来的时间往后顺延，CLK_M应与Stop信号之间的最大延迟不超过一个高频时钟周期Tclk。加入延迟匹配电路使CLK_M信号同样落后Stop信号tDFF+AND的固定延迟，从而实现延迟匹配，使总体测量时间间隔保持不变。

[0034] 将CLK_M信号分别输入到中段位时间数字转换电路和低段位时间数字转换电路，中段位时间数字转换电路为环形TDC，包括由四级延迟单元构成的第一压控环振单元。第一压控环振单元根据外部压控信号产生上升沿与Stop信号对齐且周期为tM＝tclk/4的周期信号S0～S3，并输入到相邻信号提取单元。相邻信号提取单元扫描CLK_M信号上升沿在周期为tM＝tclk/4的周期信号中所在的区间，从而产生锁存信号LOCK。由于扫描信号周期为tM＝tclk/4，而Stop信号和CLK_M信号上升沿的时间间隔小于Tclk，则CLK_M信号上升沿一定处于S0～S3信号区间范围内。若CLK_M信号上升沿处于S0～S3信号区间范围内两个相邻信号上升沿之间，则由后一个信号的上升沿触发锁存信号LOCK。Stop信号上升沿到锁存信号LOCK上升沿的时间间隔即为中段位TDC量化值TCounter，且TCounter必然不超过4tM，因此中段位产生的计数信号Count的值必然不大于4，则可以用两位二进制同步计数器完成计数。通过该同步计数器对Stop信号与锁存信号LOCK上升沿之间的时间间隔进行量化测量，得到中段位量化值TCounter＝n·tM，其中n为两位二进制同步计数器的计数值。然后，二进制同步计数器将中段位量化值输入直接译码锁存电路。

[0035] CLK_M上升沿到LOCK上升沿的时间间隔即为低段位环振TDC测量时间余量tR。低段位时间数字转换电路为环形TDC，包括由四级延迟单元构成的第二压控环振单元，外部压控信号控制第二压控环振单元的环振周期为tL，CLK_M信号上升沿作为低段位量化触发信号，第二压控环振单元构成的八个相位节点状态经译码单元进行译码后，在当锁存信号LOCK上升沿到来时，直接译码锁存电路锁存此时译码单元输出的十进制译码值m，得到低段位量化值tR＝(m/8)·tL。则中低段时间测量的表达式为：

[0036] TM＝TCounter-tR＝n·tM-tR＝n·tM-(m/8)·tL  (1)

[0037] 直接译码锁存电路包括D触发器和二选一开关，用于将中段位量化值和低段位量化值锁存于D触发器中，并直接译码成对应的十进制数值后，由二选一开关控制将数据锁存到串行数据输出电路中。

[0038] 串行数据输出电路用于对输入的高段位量化值、中段位量化值以及低段位量化值依次串行输出，得到初相调整后的起始信号EN0和结束时刻Stop信号的时间间隔的全局表达式为：

[0039] T＝k·TclkTM＝k·Tclkn·tM+(m/8·)tL  (2)

[0040] 在上述三段式时间数字转换电路中，中段位时间数字转换电路的第一压控环振单和低段位时间数字转换电路的第二压控环振单复用由电流饥饿型压控反相器的延迟单元构成的延迟链。

[0041] 如图3所示为中低段TDC电路结构图，左边的由D触发器、与门和反相器构成的逻辑电路是延迟匹配电路。以Stop为门控信号的中段位环振电路产生周期为tM＝tclk/4的周期信号，即图2中的S0、S1、S2、S3信号，用于扫描CLK_M信号上升沿所在的区间。若CLK_M上升沿处于两个相邻信号上升沿之间，则由后一个信号的上升沿触发D触发器产生锁存信号LOCK，同时记录下Stop信号与LOCK信号之间的环振周期信号的个数，触发Count计数信号。以CLK_M为门控信号的低段位环振电路产生的八个相位节点状态信息经过LOCK信号采样，经过由异或门构成的译码电路产生低段位三位数据Q0、Q1、Q2。该环振电路中的二选一开关和反相器的延迟与三个延迟单元的延时匹配，避免了因路径存在延时失配导致的边沿误码问题。译码电路采用格雷码译码方式，将这八个相位节点状态译码成三位数据输出，使得低段位TDC最低权重位数据的频率有较大下降，避免了普通二进制译码电路因最低位频率过高导致的D触发器误码。低段位环振TDC相位状态的格雷码译码表如表1所示，Q0、Q1、Q2的译码输出位的表达式分别为：

[0042] 表1

[0043]

[0044]

[0045]

[0046]

[0047] 高段位TDC采用计数/传输双模式的7bit LFSR结构，电路如图4所示。EN0为初相调整后的控制信号，当EN，EN0同为高电平时，二选一开关选通1端口，由CLK_H时钟信号控制计数并锁存。当EN，EN0同为低电平时，进入由低频传输时钟CLK_L信号控制的串行输出阶段，高段位TDC的7位数据Q5-Q11依次从Q11端口串行输出。中低段TDC的低5位数据通过二选一开关从电路左边流向右边，紧随高段位数据串行输出。在本实施例中，输入到7bit LFSR结构的CLK_H时钟信号先进行预处理，将高频信号H_CK和信号SH通过与门输入到7bit LFSR结构的时钟信号的输入端，其中高频信号H_CK为周期Tclk的时钟信号，如图3所示信号SH为通过CLK_M信号生成的反相信号，该结构起关断CLK_H信号的作用。由于需要测量Stop信号上升沿与紧邻下一个CLK_H上升沿时间间隔，所以取时间间隔后必须关断高频计数时钟，避免高段位TDC计数错误，其时序图如图7所示。

[0048] 如图5所示为中低段TDC的低5位数据锁存电路，该电路由两位二进制同步计数器、五个二选一开关和低段位数据锁存D触发器组成。前两个二选一开关通过选定中段位Count计数信号和低频传输信号CLK_L来分别控制中段位计数及传输，后三个二选一开关和D触发器锁存并传输低段位数据。当EN为高电平时，二选一开关选通1端口，允许锁存信号LOCK对低段位三位数据进行直接锁存，同时中段位计数信号Count触发两位二进制同步计数器开始计数，产生中段位数据Q3、Q4。当EN为低电平时，锁存和计数均停止，开启串行传输模式。最终中低段位的5位数据从最右边依次串行输出至高段位TDC传输电路，构成12位串行输出二进制码。

[0049] 中、低段位TDC采用压控反向延迟单元，如图6所示，它将一对压控电流源串联在反相器之间，通过互补电压的控制，可以有效控制由输入到输出的传播延迟。随着控制电压OE增加，被控MOS管导通电阻减小，反相器的放电电流增加，延迟时间减小。同时，当延迟单元输入为高电平时，数字管在控制管的源端构成负反馈，降低了电流对控制电压的敏感度，增强了延迟单元传输时间的稳定性。

[0050] 本发明的三段式时间数字转换电路，实现了高检测精度及宽范围的时间测量，其占据较小的面积，消耗较低的功耗，可应用于高速高精度的时间测量系统。

[0051] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。