芯片的密封环结构

摘要

本申请提供了一种芯片的密封环结构。该密封环结构包括内密封环，围绕集成电路区设置，具有铝焊盘；以及外密封环，围绕内密封环设置；内密封环包括：一个或多个第一子密封环，与铝焊盘耦连，靠近外密封环设置，且每个第一子密封环包括沿周向排列的一组相互独立的密封条和隔离相邻的密封条的介电隔离条；一个或多个第二子密封环，靠近集成电路区设置；第一介电隔离环，设置在第一子密封环和第二子密封环之间，将第二子密封环和铝焊盘与第一子密封环隔离开。本申请利用第一介电隔离环将第二子密封环与铝焊盘、第一子密封环与第二子密封环隔离开，利用介电隔离条将第一子密封环隔离为相互独立的密封条，避免了集成电路区因短路而失效的缺陷。

权利要求

1.一种芯片的密封环结构，包括：

内密封环，围绕集成电路区设置，具有铝焊盘；以及

外密封环，围绕所述内密封环设置；

其特征在于，所述内密封环包括：

一个或多个第一子密封环，与所述铝焊盘耦连，靠近所述外密封环设置，且每个所述第一子密封环包括沿周向排列的一组相互独立的密封条和隔离相邻的所述密封条的介电隔离条，所述介电隔离条沿周向排列设置且沿上下方向延伸；

一个或多个第二子密封环，靠近所述集成电路区设置；

第一介电隔离环，设置在所述第一子密封环和第二子密封环之间，将所述第二子密封环和所述铝焊盘与所述第一子密封环隔离开。

2.根据权利要求1所述的密封环结构，其特征在于，所述第一子密封环为多个，所述内密封环还包括第二介电隔离环，所述第二介电隔离环设置在相邻的所述第一子密封环之间。

3.根据权利要求2所述的密封环结构，其特征在于，所述第二子密封环为多个，所述内密封环还包括第三介电隔离环，所述第三介电隔离环设置在相邻的所述第二子密封环之间。

4.根据权利要求1至3中任一项所述的密封环结构，其特征在于，所述内密封环还包括第一浮栅，所述第一浮栅设置在所述第一子密封环与所述芯片的衬底之间。

5.根据权利要求4所述的密封环结构，其特征在于，所述外密封环、所述第一子密封环和所述第二子密封环的密封条分别包括：n层金属间介质层，沿垂直于所述衬底的方向叠置，n为正整数；

n+1层金属布线层，与所述金属间介质层交错设置；

n个过孔，贯穿各所述金属间介质层设置。

6.根据权利要求5所述的密封环结构，其特征在于，各所述过孔沿垂直于所述衬底的方向正对设置。

7.根据权利要求6所述的密封环结构，其特征在于，所述第一浮栅包括：多个第一子浮栅，与位于所述第一子密封环底层的所述过孔对应地设置；

介质保护部，设置在所述多个第一子浮栅之间。

8.根据权利要求5所述的密封环结构，其特征在于，所述芯片还包括：层间介质层，设置在所述衬底与所述密封环结构之间；

插塞，贯穿所述层间介质层设置，且与位于所述密封环结构底层的所述过孔对应。

9.根据权利要求5所述的密封环结构，其特征在于，所述内密封环还包括第二浮栅，所述第二浮栅设置在所述第二子密封环与所述衬底之间。

10.根据权利要求9所述的密封环结构，其特征在于，所述内密封环还包括第一浅沟槽隔离部，设置在与所述内密封环对应的所述衬底上，所述第一浮栅和所述第二浮栅设置在所述第一浅沟槽隔离部上。

11.根据权利要求5所述的密封环结构，其特征在于，所述外密封环还包括第三浮栅，所述第三浮栅设置在与所述外密封环对应的所述衬底上。

12.根据权利要求11所述的密封环结构，其特征在于，所述外密封环还包括逻辑电路区，所述逻辑电路区设置在所述衬底上，所述第三浮栅设置在所述逻辑电路区上。

13.根据权利要求11所述的密封环结构，其特征在于，所述外密封环还包括第二浅沟槽隔离部，所述第二浅沟槽隔离部设置在与所述外密封环对应的所述衬底上，所述第三浮栅设置在所述第二浅沟槽隔离部上。

14.根据权利要求5所述的密封环结构，其特征在于，所述密封环结构还包括：保护层，设置在所述n+1层金属布线层中的位于顶层的所述金属布线层上，并在所述内密封环的区域内具有开口，所述铝焊盘设置在所述内密封环区域内的所述保护层上并填充所述开口；

密封层，设置在所述铝焊盘上。

15.根据权利要求14所述的密封环结构，其特征在于，所述保护层的材料为氮化硅或氧化硅。

16.根据权利要求14所述的密封环结构，其特征在于，所述密封层的材料为氧化硅或氮化硅。

17.根据权利要求5所述的密封环结构，其特征在于，所述金属布线层的材料为铜或铝。

18.根据权利要求5所述的密封环结构，其特征在于，所述金属布线层的层数为6～8层。

19.根据权利要求3所述的密封环结构，其特征在于，所述第一介电隔离环、所述第二介电隔离环、所述第三介电隔离环和所述介电隔离条的材料为SiOCH、氧化硅、氮化硅、氟硅玻璃或掺杂碳的氧化硅。

20.根据权利要求7所述的密封环结构，其特征在于，所述介质保护部的材料为SiOCH、氧化硅、氮化硅、氟硅玻璃或掺杂碳的氧化硅。

说明书

芯片的密封环结构

技术领域

[0001] 本申请涉及半导体制造领域，具体而言，涉及一种芯片的密封环结构。

背景技术

[0002] 在半导体制造工艺中，通过光刻、刻蚀以及沉积等工艺可以在半导体衬底上形成包括半导体有源器件以及设置在器件上的互连结构的半导体芯片。通常，在一个晶圆上可以形成多个芯片，最后再将这些芯片从晶圆上切割下来，进行封装工艺，形成集成电路区。在切割芯片的过程中，切割刀所产生的应力会对芯片的边缘造成损害，甚至会导致芯片发生崩塌。现有为了防止芯片在切割时受到损伤，在芯片的有源器件区域外围设置密封环，该密封环可以阻挡切割刀产生的应力造成有源器件区域不想要的应力破裂，并且芯片密封环可以阻挡水汽渗透例如含酸物质、含碱物质或污染源的扩散造成的化学损害。

[0003] 在现今的半导体技术中，越来越多的双重芯片密封环来解决更严重的破裂问题，如图1至图3所示的现有技术中具有密封环的半导体芯片结构示意图。该密封环包括内密封环21’（边缘密封区）和外密封环22’（裂纹停止区），内密封环21’和外密封环22’均包括多层金属层的层叠结构，其中，如图2所示的层叠结构的每一层包括层间介质层4’以及位于层间介质层4’内且与层间介质层4’表面齐平的分立金属布线层211’，上下相邻的金属布线层211’之间通过导电插塞5’相连接，内密封环21’的层叠结构上形成有保护层23’，保护层23’内具有露出金属布线层211’的开口，在保护层23’上形成铝焊盘206’，且铝焊盘206’填充上述开口，铝焊盘206’和保护层23’上形成有密封层24’。此外，申请号为2004800215224的中国专利申请、申请号为2021100495316的中国专利申请、申请号为202210262670的中国专利申请均公开了具体的密封环结构。

[0004] 上述密封环结构均能很好地保护有源器件区域免受切割应力的损坏和污染物的污染，但是，封装所用的金属铝线容易与内密封环的铝焊盘连接造成集成电路区短路，使集成电路区失效。

发明内容

[0005] 为了解决金属铝线容易与内密封环的铝焊盘连接造成集成电路区短路的问题，本申请提供了一种芯片的密封环结构。

[0006] 上述密封环结构包括：内密封环，围绕集成电路区设置，具有铝焊盘；以及外密封环，围绕内密封环设置；上述内密封环包括：一个或多个第一子密封环，与铝焊盘耦连，靠近外密封环设置，且每个第一子密封环包括沿周向排列的一组相互独立的密封条和隔离相邻的密封条的介电隔离条；一个或多个第二子密封环，靠近集成电路区设置；第一介电隔离环，设置在第一子密封环和第二子密封环之间，将第二子密封环和铝焊盘与第一子密封环隔离开。

[0007] 进一步地，上述第一子密封环为多个，内密封环还包括第二介电隔离环，第二介电隔离环设置在相邻的第一子密封环之间。

[0008] 进一步地，上述第二子密封环为多个，内密封环还包括第三介电隔离环，第三介电隔离环设置在相邻的第二子密封环之间。

[0009] 进一步地，上述内密封环还包括第一浮栅，第一浮栅设置在第一子密封环与芯片的衬底之间。

[0010] 进一步地，上述外密封环、第一子密封环和第二子密封环的密封条分别包括：n层金属间介质层，沿垂直于衬底的方向叠置，n为正整数；n+1层金属布线层，与金属间介质层交错设置；n个过孔，贯穿各金属间介质层设置。

[0011] 进一步地，各上述过孔沿垂直于衬底的方向正对设置。

[0012] 进一步地，上述第一浮栅包括：多个第一子浮栅，与位于第一子密封环底层的过孔对应地设置；介质保护部，设置在多个第一子浮栅之间。

[0013] 进一步地，上述芯片还包括：层间介质层，设置在衬底与密封环结构之间；插塞，贯穿层间介质层设置，且与位于密封环结构底层的过孔对应。

[0014] 进一步地，上述内密封环还包括第二浮栅，第二浮栅设置在第二子密封环与衬底之间。

[0015] 进一步地，上述内密封环还包括第一浅沟槽隔离部，设置在与内密封环对应的衬底上，第一浮栅和第二浮栅设置在第一浅沟槽隔离部上。

[0016] 进一步地，上述外密封环还包括第三浮栅，第三浮栅设置在与外密封环对应的衬底上。

[0017] 进一步地，上述外密封环还包括逻辑电路区，逻辑电路区设置在衬底上，第三浮栅设置在逻辑电路区上。

[0018] 进一步地，上述外密封环还包括第二浅沟槽隔离部，第二浅沟槽隔离部设置在与外密封环对应的衬底上，第三浮栅设置在第二浅沟槽隔离部上。

[0019] 进一步地，上述密封环结构还包括：保护层，设置在n+1层金属布线层中的位于顶层的金属布线层上，并在内密封环的区域内具有开口，铝焊盘设置在内密封环区域内的保护层上并填充开口；密封层，设置在铝焊盘上。

[0020] 进一步地，上述保护层的材料为氮化硅或氧化硅。

[0021] 进一步地，上述密封层的材料为氧化硅或氮化硅。

[0022] 进一步地，上述金属布线层的材料为铜或铝。

[0023] 进一步地，上述金属布线层的层数为6～8层。

[0024] 进一步地，上述第一介电隔离环、第二介电隔离环、第三介电隔离环、介电隔离条和介质保护部的材料为SiOCH、氧化硅、氮化硅、氟硅玻璃或掺杂碳的氧化硅。

[0025] 本申请将内密封环设置为相互独立的第一子密封环和第二子密封环，且利用沿周向环绕且沿上下方向延伸设置的第一介电隔离环将第二子密封环与铝焊盘、第一子密封环与第二子密封环隔离开，使得与铝焊盘能够电连接的只有第一密封环，然后进一步利用沿周向排列设置且沿上下方向延伸的介电隔离条将第一子密封环隔离为相互独立的密封条，从而打断了现有技术中铝焊盘与密封环形成的回路，避免了集成电路区因短路而失效的缺陷；同时密封条、第二子密封环以及外密封环仍保持较好的密封性能，因此，本申请的密封环结构既能满足对集成电路区的密封保护作用，又不会造成集成电路区因短路而失效。而且，具有上述结构的密封环结构的制作过程与集成电路区的制作过程同步进行，根据密封条、介电隔离条和介电隔离环的具体位置设计相应的掩模板，然后采用本领域常规的刻蚀、沉积等方法制作密封环的各部分，制作方法简单。

附图说明

[0026] 构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施方式及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

[0027] 图1示出了现有技术中一种密封环结构的平行于衬底方向的剖面结构示意图；

[0028] 图2示出了图1所示的密封环结构的A部分沿径向且垂直于衬底的剖面结构示意图；

[0029] 图3示出了沿图2中B-B面且垂直于衬底的剖面结构示意图；

[0030] 图4示出了本申请的一种优选的实施方式中密封环结构的平行于衬底方向的剖面结构示意图；

[0031] 图5示出了图4所示的密封环结构的A部分沿径向且垂直于衬底的剖面结构示意图；

[0032] 图6示出了沿图5中B-B面且垂直于衬底的剖面结构示意图；

[0033] 图7示出了本申请的另一种优选的实施方式中密封环结构的平行于衬底方向的剖面结构示意图；

[0034] 图8示出了一种优选的图7所示的密封环结构的A部分沿径向且垂直于衬底的剖面结构示意图；

[0035] 图9示出了另一种优选的图7所示的密封环结构的A部分沿径向且垂直于衬底的剖面结构示意图；以及

[0036] 图10示出了又一种优选的图7所示的密封环结构的A部分沿径向且垂直于衬底的剖面结构示意图。

具体实施方式

[0037] 应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

[0038] 需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

[0039] 为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方位），并且对这里所使用的空间相对描述符作出相应解释。

[0040] 现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

[0041] 现有技术中存在如背景技术部分所指出的封装所用的金属铝线容易与内密封环21的铝焊盘206连接造成集成电路区3短路，使集成电路区3失效的问题，本申请为了解决上述问题，提出了一种芯片的密封环结构。

[0042] 图4至10示出了本申请优选的实施方式所提供的一种芯片的密封环结构。该密封环结构包括内密封环21以及外密封环22，内密封环21围绕集成电路区3设置，具有铝焊盘206；外密封环22围绕内密封环21设置；内密封环21包括一个或多个第一子密封环201、一个或多个第二子密封环202和第一介电隔离环203，第一子密封环201与铝焊盘206耦连，靠近外密封环22设置，且每个第一子密封环201包括沿周向排列的一组相互独立的密封条11和隔离相邻的密封条11的介电隔离条12；第二子密封环202靠近集成电路区3设置；第一介电隔离环203设置在第一子密封环201和第二子密封环202之间，将第一子密封环201和铝焊盘
206与第二子密封环202隔离开。

[0043] 本申请将内密封环21设置为相互独立的第一子密封环201和第二子密封环202，且利用沿周向环绕且沿上下方向延伸设置的第一介电隔离环203将第二子密封环202与铝焊盘206、第一子密封环201与第二子密封环202隔离开（如图4、图5以及图8至图10所示），使得与铝焊盘206能够电连接的只有第一子密封环201，然后进一步利用沿周向排列设置且沿上下方向延伸的介电隔离条12将第一子密封环201隔离为相互独立的密封条11（如图4、图6和图7所示），从而打断了现有技术中铝焊盘206与密封环形成的回路，避免了集成电路区3因短路而失效的缺陷；同时密封条11、第二子密封环202以及外密封环22仍保持较好的密封性能，因此，本申请的密封环结构既能满足对集成电路区3的密封保护作用，又不会造成集成电路区3因短路而失效。而且，具有上述结构的密封环结构的制作过程与集成电路区3的制作过程同步进行，根据密封条11、介电隔离条12和第一介电隔离环203的具体位置设计相应的掩模板，然后采用本领域常规的刻蚀、沉积等方法制作密封环的各部分，制作方法简单。

[0044] 本申请的第一子密封环201可以为一个也可以为多个，如图4所示的密封环结构中周向设置的第一子密封环201为一个；如图7所示的密封环结构中周向设置的第一子密封环201的结构为两个，各第一子密封环201均具有密封条11和隔离条12，且相邻的第一子密封环201之间可以采用第二介电隔离环204进行隔离，图4和图7仅是示意性地说明本申请的密封环结构，正如前所述第一子密封环201的可以为一个或多个，不限于图4中的一个和图7中的两个，本领域技术人员可以根据实际的密封环结构特点将第一子密封环201设置为三个、四个甚至更多。第一子密封环201中沿周向排列设置的密封条11的数量也不限于图4和图7中示出的数量，本领域技术人员同样可以依据所设置的芯片的结构复杂程度合理设置密封条11的数量。

[0045] 同样，本申请的第二子密封环202可以为一个也可以为多个，图4和图7示出的密封环结构均具有一个第二子密封环202，当第二子密封环202为多个时，相邻的第二子密封环202之间设置第三介电隔离环（附图中未示出），本领域技术人员可以根据实际的密封环结构特点将第二子密封环202设置为两个、三个、四个甚至更多。

[0046] 可用于制作本申请的第一介电隔离环203、第二介电隔离环204、第三介电隔离环以及介电隔离条12的材料为介电常数大于3.6的材料，优选介电常数在3.6～7.0的材料，进一步优选SiOCH、氧化硅、氮化硅、氟硅玻璃或掺杂碳的氧化硅。

[0047] 在本申请另一种优选的实施方式中，如图5、图8、图9或图10所示，上述外密封环22、第一子密封环201以及第二子密封环202的密封条11分别包括：n层金属间介质层212、n+
1层金属布线层211和n个过孔213，n为正整数，金属间介质层212沿垂直于衬底1的方向叠置；金属布线层211与金属间介质层212交错设置；过孔213贯穿各金属间介质层212设置。金属布线层211与金属间介质层212相互交叠设置，并且采用过孔213将金属布线层211进行互联形成金属叠层，该金属叠层可以保护集成电路区3在切割过程中避免受到应力损坏、阻挡污染物对集成电路区3造成污染。

[0048] 当上述金属间介质层212和金属布线层211为多层时，优选为6～8层。形成上述金属布线层211的材料为铜或铝，形成上述过孔213的材料为铜或铝；金属间介质层212的材料为介电常数大于3.6的材料，优选介电常数在3.6～7.0的材料，进一步优选SiOCH、氧化硅、氮化硅、氟硅玻璃或掺杂碳的氧化硅。

[0049] 其中金属间介质层212和金属布线层211以及过孔213的制作方法采用本领域的常规方法制作即可，以下以制作一层金属间介质层212和一层金属布线层211为例示意性制作本申请的密封环结构的制作方法。利用化学气相沉积、等离子增强化学气相沉积等方法形成金属层，该金属层优选铝层或铜层，然后在该金属层上涂布光刻胶，并利用曝光、显影等光刻工艺对光刻胶进行图形化处理；以图形化的光刻胶为掩膜，采用等离子体刻蚀工艺或反应离子刻蚀工艺刻蚀金属层形成金属布线层211，刻蚀气体采用含氯、溴、氦的混合气体，刻蚀气体的流量为50～150sccm，优选80～100sccm、100～120sccm，等离子源的输出功率为2000～5000W，优选3000～4000W；采用灰化工艺或湿法清洗工艺去除光刻胶，在金属布线层
211上采用化学气相沉积法、低压化学气相沉积法、等离子体增强化学气相沉积法或物理气相沉积法沉积形成金属间介质层212，金属间介质层212的材料优选氮化硅、碳氧化硅、二氧化硅或氮氧化硅；然后在该金属间介质层212上涂布光刻胶，并利用曝光、显影等光刻工艺对光刻胶进行图形化处理形成开口图形；以图形化的光刻胶为掩膜，采用等离子体刻蚀工艺或反应离子刻蚀工艺刻蚀金属间介质层212形成通孔；去除光刻胶，向通孔内填充金属形成过孔213。为了简化制作过程中所使用的掩模板的制作工艺并且保证密封环结构的密封性，优选各过孔213沿垂直于衬底1的方向正对设置。

[0050] 为了避免金属布线层211的中金属向金属间介质层212扩散，优选在采用物理气相沉积或溅射工艺在金属布线层211上设置扩散阻挡层，形成扩散阻挡层的材料优选钽或氮化钽或两者的复合物。

[0051] 此外，与本领域的常规工艺相似，在制作集成电路区3的半导体器件过程中需要在半导体衬底1上设置一层或多层层间介质层4，那么本申请优选在密封环结构中设置一层或多层层间介质层4，并且在层间介质层4中设置与过孔213一一对应的插塞5与金属间介质层212中的过孔213一同作为金属叠层的一部分保护集成电路区3。

[0052] 为了避免在使用过程中电压过大导致第一子密封环201中的密封条11通过衬底1相互导通或与集成电路区3导通，优选在第一子密封环201与芯片的衬底1之间设置第一浮栅214，并且优选在与过孔213对应的位置设置第一浮栅214的第一子浮栅41，并且利用介质保护部42将第一子浮栅41进行隔离，如图8所示，利用图8中所示出的第一浮栅214的介电性能使得第一子密封环201与衬底1绝缘，避免产生上述导通，进而保证了芯片工作的灵敏性。

[0053] 同样，为了避免衬底1与第二子密封环202与衬底1的导通以及外密封环22对衬底1的导通对芯片的工作产生意想不到的不利影响，优选在第二子密封环与衬底1之间设置第二浮栅215，在外密封环22与衬底1之间设置第三浮栅216，第二浮栅215和第三浮栅216可以设置成与第一浮栅214相同的结构，即在与过孔213对应的位置设置子浮栅然后利用介质保护部将子浮栅隔离开，从而节约了浮栅的制作成本。

[0054] 上述第一浮栅214、第二浮栅215以及第三浮栅216中子浮栅的材质为可以是金属、金属合金、金属氮化物或金属硅化物，多晶硅，以及其他适合的材料，介质保护部的介质材料选自SiOCH、氧化硅、氮化硅、氟硅玻璃或掺杂碳的氧化硅。形成上述浮栅的方法包括原子层沉积、化学气相沉积，物理气相沉积或上述方法的结合等常规方法，上述方法已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。

[0055] 图9示出了本申请的又一种优选的实施方式所提供的密封环结构的剖面结构示意图。图9中的内密封环21具有在半导体衬底1中设置的第一浅沟槽隔离部217，使得位于其上的金属叠层与半导体衬底1绝缘。第一浅沟槽隔离部217与第一浮栅214同时设置避免了在芯片的衬底1上形成MOS管，同时能够承受更大的工作电压，保证了芯片工作的安全性并延长了芯片的使用寿命。

[0056] 图9还示出了在密封环结构的外密封环22对应的半导体衬底1中设置逻辑电路区219，该逻辑电路区219通过插塞5与底层金属布线层211相接，也形成的外密封环22的金属叠层的密封结构；该密封环结构在起到对集成电路区3的器件有效保护的基础上，更好地避免了由于铝焊盘206与导线相连时对集成电路区3的器件造成的不利影响。

[0057] 图10示出了本申请的又一种优选的实施方式所提供的密封环结构的剖面结构示意图。图10中的内密封环21具有在半导体衬底1中设置的第一浅沟槽隔离部217，外密封环22具有在半导体衬底1中设置的第二浅沟槽隔离部218，使得上部的金属叠层与半导体衬底
1彻底绝缘。

[0058] 上述第一浅沟槽隔离部217和第二浅沟槽隔离部218采用本领域的常规制作方法制作即可：刻蚀形成浅沟槽，然后向浅沟槽中填充绝缘物质形成浅沟槽隔离部，并使用化学机械抛光CMP将半导体器件表面平坦化以及高温退火稳固；浅沟槽中填充的绝缘物质优选氧化硅，为了在填充时提高半导体衬底1与氧化硅之间的附着性，还可以在浅沟槽的内表面采用化学气相沉积法沉积或在沟槽的内表面采用高温热氧化法形成氧化硅衬垫层。上述方法已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。

[0059] 本申请的密封环结构的内密封环21在采用图4至图10所示的结构的同时，外密封环22可以采用类似于第一子密封环201的结构，只要内密封环21和外密封环22的金属部分组合形成密封结构，保证了密封环结构应有的密封保护作用，也起到了避免了金属布线层211、过孔213、铝焊盘206与封装所用的铝导线形成回路导致集成电路区3短路的缺陷。

[0060] 具有上述结构的密封环结构还包括保护层23和密封层24，保护层23设置在顶层金属布线层211上，并在内密封环21的区域内具有开口，铝焊盘206设置在内密封环21区域内的保护层23上并填充开口；密封层24设置在铝焊盘206上。其中保护层23保护顶层金属布线层211，避免其在后期封装过程或使用过程中受到外部环境的破坏；密封层24将铝焊盘206和外密封环22的保护层23进行密封起到进一步的保护作用。可用于本申请的保护层23的材料优选氮化硅或氧化硅，密封层24的材料优选氧化硅或氮化硅。

[0061] 形成上述保护层23的方法可以使化学气相沉积法、低压化学气相沉积法、等离子体增强化学气相沉积法或物理气相沉积法；进一步地，在内密封环21内的保护层23内形成开口，进而暴露出部分顶层金属布线层211，具体形成过程如下：在保护层23上覆盖光刻胶层，经曝光显影处理定义出开口图形，然后以光刻胶层为掩膜，沿开口图形对保护层23进行刻蚀形成开口，暴露出顶层金属布线层211，去除光刻胶层；后续采用化学气相沉积法、低压化学气相沉积法、等离子体增强化学气相沉积法或物理气相沉积法形成铝焊盘206。

[0062] 由上述描述可以看出，本申请的密封环结构具有以下优势：

[0063] 1）利用沿周向环绕且沿上下方向延伸设置的第一介电隔离环将第二子密封环与铝焊盘、第一子密封环与第二子密封环隔离开，使得与铝焊盘能够电连接的只有第一密封环，然后进一步利用沿周向排列设置且沿上下方向延伸的介电隔离条将第一子密封环隔离为相互独立的密封条，从而打断了现有技术中铝焊盘与密封环形成的回路，避免了集成电路区因短路而失效的缺陷；

[0064] 2）密封条、第二子密封环以及外密封环仍保持较好的密封性能，因此，本申请的密封环结构既能满足对集成电路区的密封保护作用，又不会造成集成电路区因短路而失效；

[0065] 3）具有上述结构的密封环结构的制作过程与集成电路区的制作过程同步进行，根据密封条、介电隔离条和介电隔离环的具体位置设计相应的掩模板，然后采用本领域常规的刻蚀、沉积等方法制作金属间介质层和金属布线层，制作方法简单。

[0066] 以上仅为本申请的优选实施方式而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。