驱动器电路和驱动方法

摘要

本发明涉及驱动电路和驱动方法，其中，通过简单的电路可以降低切换FET时的损失。线圈和FET栅极输入电容一起形成谐振电路。开关(再生开关)导通或截止流到线圈的电流。用于对谐振电路提供电荷的直流电源连接到FET栅极。开关(供电开关)导通或关断直流电源和FET栅极之间的连接。本发明例如可以应用于输出交流电压和通过切换的电流的电源。

权利要求

1.一种用于FET场效应晶体管的驱动电路，包括：线圈，与FET的栅极处的输入电容一起构成谐振电路；

第一开关，配置为导通或截止线圈中流动的电流；

DC电源，连接到FET的栅极，以便用电荷补充谐振电路；

第二开关，配置为导通或关断DC电源和FET的栅极之间的连接；以及偏移电路，配置为将FET的栅极处的电压偏移为预定值或更大值的电压，其中所述偏移电路包括：附加DC电源，具有为DC电源的1/2的电压；

电阻，配置为偏置FET的栅极处的电压；以及电容器，配置为旁路在谐振电路中流动的电流。

2.如权利要求1所述的驱动电路，其中所述偏移电路是下述电路：电阻的一端连接到附加DC电源的正端子；

电容器的一端连接到电阻的另一端；以及附加DC电源的负端子连接到电容器的另一端；以及具有连接到FET的栅极的一端的线圈的另一端连接到电阻和电容器的连接点。

3.如权利要求1所述的驱动电路，还包括第一开关控制器，配置为控制第一开关以便仅在对应于切换FET的周期的周期中作为谐振电路的谐振周期的1/2的时段导通。

4.如权利要求3所述的驱动电路，还包括第二开关控制器，配置为控制第二开关以便仅在第一开关关断期间的时段内的时段周期性地导通。

5.如权利要求1所述的驱动电路，还包括：电流检测器，配置为检测线圈中流动的电流；以及第一开关控制器，配置为控制第一开关以对应于切换FET的周期的周期导通，并且还根据电流检测器所检测的电流而关断。

6.如权利要求1所述的驱动电路，还包括：电压检测器，配置为检测FET的栅极处的电压；以及第一开关控制器，配置为控制第一开关以便以对应于切换FET的周期的周期导通，并且还根据电压检测器所检测的电压而关断。

7.如权利要求1所述的驱动电路，其中提供配置为与FET一起执行无线充电的电源。

8.一种用于FET场效应晶体管的驱动电路的驱动方法，所述驱动电路包括：线圈，与FET的栅极处的输入电容一起构成谐振电路；

第一开关，配置为导通或截止线圈中流动的电流；

DC电源，连接到FET的栅极，以便用电荷补充谐振电路；以及第二开关，配置为导通或关断DC电源和FET的栅极之间的连接；

所述方法包括：

以对应于切换FET的周期的周期暂时导通第一开关；以及仅在第一开关关断期间的时段内的预定时段周期性导通第二开关。

说明书

驱动器电路和驱动方法

技术领域

[0001] 本技术涉及驱动器电路和驱动方法，并且具体涉及可以用简单的电路配置降低切换FET(场效应晶体管)时的功率损失的驱动器电路和驱动方法。

背景技术

[0002] 近年来，已经关注于无线供电的无线充电系统。

[0003] 在无线充电中，需要能够输出具有特定功率水平的诸如正弦波的AC信号(电压，电流)的高频电源。

[0004] 因为难以高效生成具有高功率正弦波的信号，所以配置为通过切换操作生成方波从而可以用简单电路配置实现高效率的倒相器(inverter)通常用作高频电源。

[0005] 在倒相器中，例如功率MOS FET(金属氧化物FET)用作执行切换操作的切换元件。

[0006] 图1是图示在现有技术中配置为执行倒相器的切换的部分的示例性配置的图。

[0007] 在图1中，FET 1的源极接地(连接到地线)，漏极连接到端子或线(未示出)，配置为切换与地线的连接(导通/关断)。

[0008] 此外，FET 1具有配置为被提供有从脉冲输出部分2输出的脉冲(栅极脉冲)的栅极，并且通过从脉冲输出部分2输出的脉冲驱动FET 1(栅极)。

[0009] 更具体地，FET 1是nMOS(负沟道MOS)的FET，并且配置为当水平H(高)的脉冲施加到栅极时导通，并且当施加水平L(低)的脉冲时(当不施加水平H的脉冲时)截止。

[0010] 因此，FET 1执行切换操作，从而FET 1在从脉冲输出部分2输出的脉冲为水平H(高)时导通，并且在同一脉冲为水平L(低)时截止。

[0011] 同时，FET 1需要为在漏极和源极之间具有小电阻(通电阻)的功率MOS FET，以便改进倒相器的效率。

[0012] 然而，需要增加FET 1的沟道的沟道宽度，以便使得FET 1的通电阻小，并且作为折中，增加栅极处的输入电容Ciss。

[0013] 因此，FET的栅极处的输入电阻大，但是输入电容Ciss也大。因此，FET 1要成为脉冲输出部分2(驱动器)的大电容负载，其输出脉冲来驱动具有这样的大输入电容Ciss的FET 1。

[0014] 更具体地，当FET 1导通时，需要大量电荷来对大输入电容Ciss充电并且大电流流动。此外，当FET 1截止时，对已经充电到输入电容Ciss的大量电荷放电，并且大电流流动。

[0015] 因此，在切换FET 1时，等效于用电荷填充玻璃并从玻璃放电电荷的现象发生，如图1所示，并且损失大量功率。

[0016] 在高速执行切换的情况下，在切换时这样的功率损失变得更加明显。

[0017] 考虑到这一点，例如专利文献1中提出了功率MOS FET的栅极驱动电路，从而通过在线圈中流动电流来累积能量并再生能量而降低功率损失。

[0018] 引用列表

[0019] 专利文献

[0020] 专利文献1：日本专利申请公开No.2006-054954

发明内容

[0021] 本发明要解决的技术问题

[0022] 近来，需要提出能够以更简单的电路降低切换FET时的功率损失的技术。

[0023] 有鉴于这样的情况做出了本技术，并且本技术以简单的电路实现了降低切换FET时的功率损失。

[0024] 技术方案

[0025] 根据本技术的一方面的驱动电路是一种用于FET场效应晶体管的驱动电路，包括：线圈，与FET的栅极处的输入电容一起构成谐振电路；第一开关，配置为导通或截止线圈中流动的电流；DC电源，连接到FET的栅极，以便用电荷补充谐振电路；以及第二开关，配置为导通或关断DC电源和FET的栅极之间的连接。

[0026] 在上述驱动电路中，导通或截止在与FET的栅极处的输入电容一起构成谐振电路的线圈中流动的电流。此外，用电荷补充谐振电路的DC电源连接到FET的栅极，并且导通或关断此连接。

[0027] 根据本技术的一方面的驱动方法是一种用于FET场效应晶体管的驱动电路的驱动方法，所述驱动电路包括：线圈，与FET的栅极处的输入电容一起构成谐振电路；第一开关，配置为导通或截止线圈中流动的电流；DC电源，连接到FET的栅极，以便用电荷补充谐振电路；以及第二开关，配置为导通或关断DC电源和FET的栅极之间的连接；所述方法包括：以对应于切换FET的周期的周期暂时导通第一开关；以及仅在第一开关关断期间的时段内的预定时段周期性导通第二开关。

[0028] 根据上述驱动方法，以对应于切换FET的周期的周期暂时导通第一开关，所述第一开关导通或截止在与FET的栅极处的输入电容一起构成谐振电路的线圈中流动的电流。此外，仅在第一开关关断期间的时段内的预定时段周期性地导通第二开关，所述第二开关导通或关断在FET的栅极与用于以电荷补充谐振电路的DC电源之间的连接。

[0029] 注意，驱动电路可以是独立设备，或可以是构成一个设备的内部块。

[0030] 发明的有利效果

[0031] 根据本技术一方面，可以以简单的电路降低切换FET时的功率损失。

附图说明

[0032] 图1是图示现有技术中执行倒相器的切换的部分的示例性配置的图。

[0033] 图2是图示应用了本技术的无线充电系统的实施例的示例性配置的框图。

[0034] 图3是图示功率发送设备11的示例性配置的框图。

[0035] 图4是图示栅极驱动电路31的第一示例性配置的电路图。

[0036] 图5是图示从控制器42输出的控制信号C1和从控制器52输出的控制信号C2的波形图。

[0037] 图6是图示控制信号C2和通过根据控制信号C2控制开关51而流动的电流i2的波形图。

[0038] 图7是图示控制信号C1、通过根据控制信号C1控制开关41而流动的电流i1、以及栅极电压的波形图。

[0039] 图8是用于描述电流i1和栅极电压之间的关系的图。

[0040] 图9是用于描述功率再生和作为机构的弹簧的振动(运动)之间的对应关系的图。

[0041] 图10是图示电流i1和i2的波形图。

[0042] 图11是图示用于仿真的电路的电路图。

[0043] 图12是图示栅极驱动电路31的第二示例性配置的电路图。

[0044] 图13是图示控制信号C2、通过开关51导通/关断而流动的电流i2、控制信号C1、通过开关41导通/关断而流动的电流i1和栅极电压的波形图。

[0045] 图14是图示用于仿真的电路的电路图。

[0046] 图15是图示栅极驱动电路31的第三示例性配置的电路图。

[0047] 图16是图示控制信号C2、通过开关51导通/关断而流动的电流i2、控制信号C1、通过开关41导通/关断而流动的电流i1和栅极电压的波形图。

[0048] 图17是用于描述通过控制器72对开关41的控制的流程图。

[0049] 图18是图示栅极驱动电路31的第四示例性配置的电路图。

[0050] 图19是图示栅极驱动电路31的第五示例性配置的电路图。

[0051] 图20是图示控制信号C2、通过开关51导通/关断而流动的电流i2、控制信号C1、通过开关41导通/关断而流动的电流i1和栅极电压的波形图。

[0052] 图21是用于描述通过控制器82对开关41的控制的流程图。

[0053] 图22是图示应用了本技术的计算机的实施例的示例性配置的框图。

具体实施方式

[0054] [应用了本技术的无线充电系统的实施例]

[0055] 图2是图示应用了本技术的无线充电系统的实施例的示例性配置的框图。

[0056] 在图2中，无线充电系统包括功率发送设备11和功率接收设备12，并且通过例如磁场谐振系统、利用磁场的电磁感应系统等而执行无线充电。

[0057] 功率发送设备11包括功率发送线圈，其是通过利用磁场发送功率的线圈并且发送功率。

[0058] 功率接收设备12包括功率接收线圈，其是通过利用磁场接收功率的线圈，并且在被放置在功率发送设备11附近的情况下接收从功率发送设备11发送的功率。

[0059] 这里，应用图2中的无线充电系统的系统可以是例如作为功率发送设备11的架和作为功率接收设备12的诸如移动电话的便携式终端的组合，或例如作为功率发送设备11的插入站和作为功率接收设备12的电动车的组合，或例如作为功率发送设备11的TV架和作为功率接收设备12的TV(电视机)的组合，等等。

[0060] 此外，在图2中，仅图示一个功率接收设备12作为通过无线充电从一个功率发送设备11接收电力的功率接收设备，但是通过无线充电接收电力的功率接收设备的数量可以是多个。

[0061] 根据包括多个功率接收设备的无线充电系统，例如，可以通过将作为功率接收设备的多个便携式终端布置在例如作为功率发送设备11的盘(充电盘)上而对多个便携式终端同时充电。

[0062] [功率发送设备11的示例性配置]

[0063] 图3是图示图2中的功率发送设备11的示例性配置的框图。

[0064] 在图3中，功率发送设备11包括高频电源20和谐振电路24，并且用作配置为执行无线充电的电源。

[0065] 高频电源20包括DC电源21、控制器22和驱动器电路23，并且用作通过切换操作而输出具有方波的电压和电流作为AC的电源。

[0066] DC电源21将预定DC电压(电流)提供到驱动器电路23。

[0067] 控制器22控制驱动器电路23(其栅极驱动电路31)和构成功率发送设备11的各个块。

[0068] 驱动器电路(倒相器)23通过使用来自DC电源21的DC电压驱动谐振电路24，并且通过磁场谐振系统的电磁感应系统，在构成谐振电路24的功率发送线圈L中生成磁通量，从而发送功率。

[0069] 谐振电路24是由功率发送线圈L和电容器C形成的串联谐振电路，并且由驱动器电路23驱动。通过驱动谐振电路24在功率发送线圈L生成磁通量(磁场)，并且通过磁通量执行无线充电，从而通过电磁感应系统或磁场谐振系统将功率发送到功率接收设备12。

[0070] 这里，在图3中，驱动器电路23构成全桥倒相器，并包括栅极驱动电路31和NMOS FET 32、33、34和35。

[0071] 栅极驱动电路31通过根据控制器22的控制将预定电压施加到FET 32到35的栅极，导通或截止(通/断)各个FET 32到35。

[0072] FET 32到35是功率MOS FET，并且配置为根据栅极驱动电路31的驱动而导通或截止(通/断)。

[0073] FET 32的漏极连接到DC电源21，因此，从DC电源21输出的预定DC电压施加到FET 32的漏极。

[0074] FET 32的源极连接到FET 33的漏极，并且FET 33的源极接地(连接到接地线(GND))。

[0075] FET 34和35以与FET 32和33相同方式连接。

[0076] 更具体地，FET 34的漏极连接到DC电源21，并且FET 34的源极连接到FET 35的漏极。此外，FET 35的源极接地。

[0077] 此外，FET 32的源极和FET 33的漏极的连接点P1连接到谐振电路24的一端，并且FET 34的源极和FET 35的漏极的连接点P2连接到谐振电路24的另一端。

[0078] 这里，在图3中，在谐振电路24中，功率发送线圈L的一端和电容器C的一端彼此连接。此外，电容器C的另一端连接到FET 32的源极和FET33的漏极的连接点P1，并且功率发送线圈L的另一端连接到FET 34的源极和FET 35的漏极的连接点P2。

[0079] 在由此配置的驱动器电路23中，栅极驱动电路31根据控制器22的控制，以预定定时将预定电压施加到FET 32到35的栅极，由此控制各个FET32到35导通或截止。

[0080] 以此方式，各个FET 32和33互补地并且周期性地导通和截止。

[0081] 换句话说，FET 32周期性地交替地导通和截止。

[0082] 因此，当FET 32导通时，FET 33截止，并且当FET 32截止时，FET 33导通。

[0083] 此外，FET 34和35的组合关于FET 32和33的组合互补地周期性地导通和截止。

[0084] 更具体地，当FET 32导通并且FET 33截止时，FET 34截止并且FET35导通。

[0085] 此外，当FET 32截止并且FET 33导通时，FET 34导通并且FET 35截止。

[0086] 例如，现在关注FET 32，当FET 32导通时，FET 33截止，FEt 34截止，并且FET 35导通。

[0087] 结果，FET 32的源极和FET 33的漏极的连接点P1例如变为水平H(高)，其是从DC电源21输出的预定DC电压，并且FET 34的源极和FET 35的漏极的连接点P2例如变为水平L(低)，其是地线的水平。

[0088] 因此，在谐振电路24中，电流在从连接点P1经由电容器C和功率发送线圈L朝向连接点P2的方向流动。

[0089] 另一方面，当FET 32截止时，FET 33导通，FET 34导通，并且FET 35截止。

[0090] 结果，FET 34的源极和FET 35的漏极的连接点P2例如变为水平H(高)，其是从DC电源21输出的预定DC电压，并且FET 32的源极和FET 33的漏极的连接点P2例如变为水平L(低)，其是地线的水平。

[0091] 因此，在谐振电路24中，电流在从连接点P2经由功率发送线圈L和电容器C朝向连接点P1的方向流动。

[0092] 如上所述，用于导通(或截止)FET 32到35的周期性AC电压(方波电压)施加到谐振电路24，并且同一周期性AC电流根据AC电压施加而流动。

[0093] AC电流在谐振电路24中流动，从而在构成谐振电路24的功率发送线圈L中连续生成磁通量，并且通过磁通量发送功率。

[0094] 同时，导通(或截止)FET 32到35的周期设置为包括功率发送线圈L和电容器C的谐振电路24的谐振周期2π√(LC)，更具体地，所述周期设置为谐振电路24的谐振频率1/(2π√(LC))的倒数。

[0095] 另外，在图3中采用全桥倒相器作为驱动器电路23，但是可以采用配置为执行FET的切换(通/断)的其他电路(诸如半桥倒相器)作为驱动器电路23。

[0096] [栅极驱动电路31的第一示例性配置]

[0097] 图4是图示图3中的栅极驱动电路31的第一示例性配置的电路图。

[0098] 注意，图4是图示图3的栅极驱动电路31中包括的并且配置为驱动例如FET 33的部分的示例性配置的图。配置为驱动FET 33以外的各个FET 32、34和35的驱动部分也以相同方式配置。

[0099] 栅极驱动电路31具有功率再生机制，以再生已经用于驱动FET的功率以便高效驱动作为电容性负载的功率MOS FET(其栅极)。

[0100] 更具体地，在图4中，栅极驱动电路31包括线圈(再生线圈)Lg、开关(再生开关)41、控制器42、开关(补充开关)51、控制器52、电阻(限流电阻)53和DC电源54。

[0101] 线圈Lg的一端经由开关41连接到FET 33的栅极，并且线圈Lg的另一端连接到FET 33的源极(其也是图4中的地线)。因此，线圈Lg与FET 33的栅极处的输入电容(电容器)Ciss一起构成(串联)谐振电路。

[0102] 开关41(第一开关)布置在线圈Lg的一端和FET 33的栅极之间。开关41根据来自控制器42的控制(即，从控制器42提供的控制信号C1)而导通或关断，从而导通或截止在线圈Lg中流动的电流i1。

[0103] 这里，根据本实施例，关于在线圈Lg中流动的电流i1，将从线圈Lg到FET 33的栅极的流动方向设置为正方向，并且与此相对的方向设置为负方向。

[0104] 控制器42通过提供控制信号(再生开关控制信号)C1到开关41而控制开关41(其通/断)。

[0105] 开关51(第二开关)根据来自控制器52的控制(即，从控制器52提供的控制信号(补充开关控制信号)C2)而导通或关断，从而导通或关断DC电源54和FET 33的栅极之间的连接。

[0106] 更具体地，DC电源54的正端子经由电阻53和开关51连接到FET 33的栅极，并且DC电源54的负端子连接到FET 33的源极。

[0107] 因此，DC电源54(其正端子)和FET 33的栅极之间的连接通过导通或关断开关51而导通或关断。

[0108] 控制器52通过将控制信号C2提供到开关51而控制开关51(其通/断)。

[0109] 电阻53是当开关51导通时限制从DC电源54流动的电流i2的电阻，并且电阻53的一端连接到DC电源54的正端子，并且电阻53的另一端经由开关51连接到FET 33的栅极。

[0110] 这里，根据本实施例，关于从DC电源54流动的电流(在电阻53流动的电流)i2，从DC电源54的正端子到FET 33的栅极的流动方向设置为正方向，并且与此相对的方向设置为负方向。

[0111] DC电源54是配置为输出预定DC电压+VDD(>0)的电源。DC电源54的正端子经由电阻53和开关51连接到FET 33的栅极，并且DC电源54的负端子连接到FET 33的源极。因此，DC电源54的(DC)电压+VDD通过导通开关51而施加到FET 33的栅极。

[0112] 注意，DC电源54的电压+VDD是足够驱动FET 33的电压(当FET 33导通时大于栅极和源极之间的电压Vgs的电压)。

[0113] 此外，FET 33的栅极处的输入电容Ciss等效并联存在于FET 33的栅极和源极之间。

[0114] 在由此配置的栅极驱动电路31中，FET 33的栅极处的输入电容Ciss、线圈Lg、开关41和控制器42构成功率再生机制，配置为再生用于驱动FET33的功率。

[0115] 更具体地，当FET 33现在导通时，例如，在FET 33的栅极处的输入电容Ciss中累积电荷，并且栅极处的电压(从源极所见的栅极电压)变为水平H。

[0116] 此外，当开关41和51截止时，在输入电容Ciss中累积的电荷不放电，并且栅极处的电压保持在水平H，从而保持FET 33导通。

[0117] 注意，此时FET 33的栅极处的电压(更具体地，基于连接到源极的端子而连接到栅极的输入电容Ciss的端子处的电压)例如是DC电源54的电压+VDD。

[0118] 开关41在要根据控制器42的控制而截止(要切换)FET 33时的定时导通。

[0119] 通过导通开关41，在输入电容Ciss中累积的电荷经由开关41和线圈Lg放电，并且对应于放电电荷的电流i1在负方向在线圈Lg中流动。

[0120] 电流i1在线圈Lg中流动，从而在线圈Lg中累积对应于电流i1的电能(磁能)。

[0121] 当在输入电容Ciss中累积的电荷放电到一定程度、并且栅极电压从电压+VDD下降到低于预定值的值(导通FET 33的栅极电压)时，FET 33截止。

[0122] 然后，当在输入电容ciss中累积的所有电荷放电时，在线圈Lg中流动的电流i1尝试变为0，但是由于惯性电流i1继续在负方向在线圈Lg中流动。

[0123] 通过在线圈Lg中继续流动的电流i1在输入电容Ciss中累积电荷。当FET33的栅极处的电压(基于连接到源极的端子而连接到栅极的输入电容Ciss的端子的电压)的极性反向时，更具体地，当FET 33的栅极处的电压变为电压-VDD时，在线圈Lg中流动的电流i1变为0。

[0124] 开关41在根据控制器42的控制、线圈Lg中流动的电流i1变为0时的定时关断。FET 33的栅极处的电压由此保持在电压-VDD。

[0125] 此后，开关41在FET 33根据控制器42的控制而导通(要切换)时的定时导通。

[0126] 通过导通开关41，在输入电容Ciss中累积的电荷经由线圈Lg和开关41放电，并且对应于放电电荷的电流i1在正方向在线圈Lg中流动。

[0127] 电流i1在线圈Lg中流动，从而在线圈Lg中累积对应于电流i1的电能(磁能)。

[0128] 当在输入电容Ciss中累计的电荷放电到一定程度、并且栅极处的电压从电压-VDD上升得高于预定值时，FET 33导通。

[0129] 然后，当在输入电容Ciss中累积的所有电荷放电时，在线圈Lg中流动的电流i1尝试变为0，但是由于惯性电流i1继续在正方向在线圈Lg中流动。

[0130] 电流i1在线圈Lg中继续流动，从而在输入电容Ciss中累积电荷。当FET33的栅极处的电压的极性反转时，更具体地，当FET 33的栅极处的电压变为电压+VDD时，在线圈Lg中流动的电流i1变为0。

[0131] 开关41在线圈Lg中流动的电流i1根据控制器42的控制而变为0时的定时截止。FET 33的栅极处的电压由此保持在电压+VDD。

[0132] 此后，开关41在要根据控制器42的控制而截止FET 33时的定时导通，并且此后重复相同操作。

[0133] 如上所述，在作为功率再生机制的输入电容Ciss、线圈Lg、开关41和控制器42中，在输入电容Ciss中累积的电能(电荷)在与输入电容Ciss一起构成谐振电路的线圈Lg中累积，并且线圈Lg中累积的电能在输入电容Ciss中重复累积，从而再生已经用于驱动FET 33的功率。再生的功率再次用于驱动FET 33。

[0134] 注意，在上述功率再生机制中，功率不能永久再生(功率再生不能永久执行)，因为功率部分丧失为热量等。

[0135] 为此原因，在栅极驱动电路31中适当地补充损失的功率。

[0136] 更具体地，根据例如控制器52的控制周期性地暂时地导通(从关到开)开关51。

[0137] 当开关51导通时，电流i2从DC电源54经由电阻53、开关51和FET33的栅极流到输入电容Ciss，在包括输入电容Ciss和线圈Lg的谐振电路中补充功率(电荷)。因此，DC电源54可以称为用于补充电荷(功率)的电源，并且从DC电源54流动的电流i2可以称为用于补充电荷(功率)的补充电流。

[0138] [栅极驱动电路31的第一示例性配置中的操作]

[0139] 图5是图示从图4中的控制器42输出的控制信号C1和从控制器52输出的控制信号C2的波形图。

[0140] 注意，控制信号C1和C2是具有水平L和水平H这两个值的脉冲信号。

[0141] 当控制信号C1是水平L时，开关41关断，并且当控制信号C1是水平H时，开关41导通。

[0142] 以相同方式，当控制信号C2是水平L时，开关51关断，并且当控制信号C2是水平H时，开关51导通。

[0143] 因此，控制信号C1和C2的波形还分别表示开关41和51的通/断状态，并且在下面将适当给出控制信号C1和C2的波形分别表示开关41和51的通/断状态的描述。

[0144] 如图5所示，例如，在为作为对应于FET 33的切换周期tCLK的周期的1/2的周期tCLK/2中，控制器42仅在作为包括线圈Lg和输入电容Ciss的谐振电路(以下称为LgCiss谐振电路)的谐振周期2π√(LgCiss)(在LgCiss谐振电路的谐振频率1/(2π√(LgCiss))的倒数)的1/2的时段tg＝π√(LgCiss)(暂时)为水平H，并且控制器42在其他时段(时间)将要成为水平L的信号作为控制信号C1提供到开关41。

[0145] 因此，开关41仅在周期tCLK/2中的时段tg(暂时)导通(并且在其他时段(时间)关断)。

[0146] 如图5所示，控制器52在开关41关断期间的时段(更具体地，仅在控制信号C1为水平L期间的时段内的作为预定时段的时段ts)周期性地变为水平H，并且在其他时段期间将为水平L的信号作为控制信号C2提供到开关51。

[0147] 因此，开关51仅在开关41关断期间的时段内的时段ts周期性地(暂时地)导通(并且开关51在其他时段期间关断)。

[0148] 图6是图示控制信号C2和通过根据控制信号C2控制开关51而流动的电流i2(补充电流)的波形图。

[0149] 当控制信号C2为水平H并且开关51导通时，电流i2从DC电源54流动。

[0150] 如图5所述，开关51仅在时段ts导通，但是因为开关51仅在开关41关断期间的时段导通，所以从DC电源54流动的电流i2(电荷)经由电阻53和正导通的开关51流到FET 33的栅极处的输入电容Ciss。

[0151] 因此，在开关51导通的时间，电荷通过从DC电源54流动的电流i2而瞬间累积在FET 33的栅极处的输入电容Ciss中，然后，输入电容Ciss中累积的电荷迅速减少。

[0152] 结果，如图6所示，当开关51导通时大量电流i2流动，并且此后电流i2的量迅速减少。电流i2的减少速度(时间)由基于电阻53和输入电容Ciss所获取的时间常数而确定。

[0153] 在图5和6中，开关51每两个开关41导通的周期导通一次，并且电荷在包括输入电容Ciss和线圈Lg的LgCiss谐振电路的输入电容Ciss中累积(补充)。

[0154] 这里，注意开关51导通的速率不限于每两个开关41导通的周期一次。

[0155] 图7是图示控制信号C1、根据控制信号C1控制开关41而流动的电流(再生电流)i1、和栅极电压(FET 33的栅极处的电压)的波形图。

[0156] 注意，除了控制信号C1(开关41的通/断)、电流i1和栅极电压以外，在图7中还图示了图6中图示的控制信号C2(开关52的通/断)用于参考。

[0157] 如图5所示，开关41(控制信号C1)仅在周期tCLK/2中的时段tg导通。

[0158] 这里，注意，开关51在开关41导通期间的时段tg关断，因为如图5所示开关51在开关41关断期间的时段导通。

[0159] 因此，在开关41导通的情况下，仅包括输入电容Ciss和线圈Lg的LgCiss谐振电路成为经由导通的开关41的传导状态(线圈Lg和输入电容Ciss不变为与电阻53和DC电源54传导)。

[0160] 例如，在开关41现在在输入电容Ciss中累积电荷从而栅极电压变为正电压+VDD的条件下导通的情况下，输入电容Ciss中累积的电荷从输入电容Ciss顺序流到开关41和线圈Lg，从而导致如图7所示电流i1在LgCiss谐振电路中在负方向流动。

[0161] 电流i1仅在开关41导通期间的时段tg在负方向流动，从而在输入电容Ciss中累积电荷，使得栅极电压(基本上)变为负电压-VDD。

[0162] 此后，开关41再次仅在时段tg导通，在输入电容Ciss中累积使得栅极电压变为负电压-VDD的电荷从输入电容Ciss顺序流到线圈Lg和开关41，从而使得如图7所示电流i1在LgCiss谐振电路中在正方向流动。

[0163] 电流i1仅在开关41导通期间的时段tg在正方向流动，从而在输入电容Ciss中累积电荷使得栅极电压(基本上)变为正电压+VDD。

[0164] 此后，以相同方式，每次开关41以周期tCLK/2导通，通过输入电容Ciss中累积的电荷，在LgCiss谐振电路中电流i1交替重复在正方向流动和在负方向流动。

[0165] 结果，栅极电压在每个时段tCLK/2交替变为正电压+VDD(水平H)和负电压-VDD(水平L)，并且FET 33以周期tCLK切换。

[0166] 更具体地，在图7中，FET 33仅在周期tCLK中的时段tCLK/2(暂时)导通(此后，FET 33在时段tCLK/2截止)。

[0167] 同时，在图7中，栅极电压为正电压+VDD期间的时段和栅极电压为负电压-VDD期间的时段为相同时段tCLK/2，其中栅极电压具有占空比50％的脉冲。

[0168] 栅极电压的占空比可以通过在包括开关41以周期tCLK/2导通时的两个连续定时(通定时)的集合中偏移两个通定时之一而调节。

[0169] 更具体地，例如，在栅极电压在某个通定时集合的第一通定时现在变为正电压+VDD的情况下，在第一通定时和第二通定时之间的时段是栅极电压成为正电压+VDD期间的时段，并且从第二通定时起和下一通定时集合的第一通定时的时段是栅极电压变为负电压-VDD期间的时段。

[0170] 因此，可以调节栅极电压变为正电压+VDD期间的时段和栅极电压变为负电压-VDD期间的时段，即，可以通过偏移例如特定通定时集合的第二通定时而调节栅极电压的占空比。

[0171] 此外，根据本实施例，如图5和图6所述，开关51以每两个导通开关41的周期一次的比率导通，并且在由输入电容Ciss和线圈Lg形成的LgCiss谐振电路的输入电容Ciss中补充电荷。

[0172] 根据本实施例，DC电源54的正端子(经由电阻53和开关51)连接到FET 33的栅极以施加正电压+VDD。因此，在施加正电压+VDD的栅极处的输入电容Ciss中补充电荷，更具体地，如图7所示，开关51(控制信号C2)在栅极电压为正电压+VDD(水平H)的定时导通。

[0173] 在栅极电压为负电压-VDD(水平L)的定时在栅极的输入电容Ciss中补充电荷的情况下，DC电源54的负端子(经由电阻53和开关51)连接到FET 33的栅极以施加负电压-VDD(水平L)。

[0174] 图8是用于描述电流i1和栅极电压之间的关系的图。

[0175] 例如，假设电荷(电能)现在累积在输入电容Ciss中，使得栅极电压变为正电压+VDD。

[0176] 在此情况下，当开关41导通时，累积在输入电容Ciss中的电荷从输入电容Ciss顺序流到(放电到)开关41和线圈Lg，从而使得电流i1在负方向流到线圈Lg(时段T1)。电流i1通过LgCiss谐振电路的谐振周期2π√(LgCiss)的正弦波表示。

[0177] 电荷从输入电容Ciss放电(累积在输入电容Ciss中的电荷从输入电容Ciss顺序流到开关41和线圈Lg)，从而将栅极电压从正电压+VDD降低。在输入电容Ciss中累积的所有电荷放电之后(当在开关41导通之后已经经过作为LgCiss谐振电路的谐振周期2π√(LgCiss)的1/4周期的特定时段tg/2之后)，栅极电压变为0V(时段T1)。

[0178] 此时，线圈Lg中累计的电能变为最大。

[0179] 当输入电容Ciss中累积的所有电荷放电时，线圈Lg中流动的电流i1尝试变为0A，但是由于惯性(更具体地，通过累积在线圈Lg中的电能)电流i1连续在负方向在线圈Lg中流动(时段T2)。

[0180] 电流i1连续在线圈Lg中流动，从而使得电能累积(充电)在输入电容Ciss中，使得栅极电压变为负电压(时段T2)。

[0181] 然后，当从开关41导通时的最近定时起已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2周期tg时，线圈Lg中累积的电能变为0，并且线圈Lg中流动的电流i1变为0A(定时T3)。

[0182] 此时，电荷在输入电容Ciss中累积，使得栅极电压变为负电压-VDD，并且通过关断开关41而使LgCiss谐振电路开路，并且栅极电压固定在负电压-VDD(定时T3)。

[0183] 当从FET 33上一次导通之后已经经过作为切换FET 33的周期tCLK的1/2的周期tCLK/2时，再次导通开关41。

[0184] 当开关41导通时，输入电容Ciss中累积的电荷从输入电容Ciss顺序流到(放电到)开关41和线圈Lg，从而使得电流i1在正方向流到线圈Lg(时段T4)。电流i1通过LgCiss谐振电路的谐振周期2π√(LgCiss)的正弦波表示。

[0185] 电荷从输入电容Ciss放电(累积在输入电容Ciss中的电荷从输入电容Ciss顺序流到开关41和线圈Lg)，从而将栅极电压从负电压-VDD升高。在输入电容Ciss中累积的所有电荷放电之后(当从导通开关41之后已经经过为LgCiss谐振电路的谐振周期2π√(LgCiss)的1/4周期的特定时段Tg/2时)，栅极电压变为0V(时段T4)。

[0186] 此时，线圈Lg中累积的电能再次变为最大。

[0187] 当输入电容Ciss中累积的所有电荷放电时，线圈Lg中流动的电流i1尝试变为0A，但是由于惯性电流i1在正方向继续在线圈Lg中流动(时段T5)。

[0188] 电流i1继续在线圈Lg中流动，从而使得电荷累积(充电)在输入电容Ciss中，使得栅极电压变为正电压(时段T5)。

[0189] 然后，当从开关41导通时的最后的定时起已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2周期tg时，线圈Lg中累积的电能变为0，并且线圈Lg中流动的电流i1变为0A(定时T6)。

[0190] 此时，电荷在输入电容Ciss中累积，使得栅极电压变为正电压+VDD，并且通过关断开关41而使LgCiss谐振电路开路，并且栅极电压固定在正电压+VDD(定时T3)。

[0191] 当在上一次导通FET 33之后已经经过作为FET 33的切换周期tCLK的1/2的周期tCLK/2时再次导通开关41。然后，此后重复相同处理。

[0192] 如上所述，在栅极驱动电路31中，输入电容Ciss中累积的电能(电荷)在与输入电容Ciss一起构成LgCiss谐振电路的线圈Lg中累积，并且线圈Lg中累积的电能在输入电容Ciss中重复累积，从而再生已经用于驱动FET 33的功率。再生的功率再次用于驱动FET 33。

[0193] 注意，在上述功率再生中，部分功率损失为热量等。因此，通过周期性地导通开关51，DC电源54的电压+VDD经由电阻53和开关51施加到FET 33的栅极处的输入电容Ciss，从而补充LgCiss谐振电路的输入电容Ciss中的功率(电荷)。

[0194] 图9是用于描述栅极驱动电路31的功率再生和作为机构的弹簧的振动(运动)之间的对应关系的图。

[0195] 如图9所示，弹簧(线圈弹簧)的一端固定在天花板，并且重物附于弹簧的另一端。在通过手伸张或收缩弹簧之后释放该手的情况下，弹簧在垂直方向(与重力平行的方向)伸张和收缩，并且附于弹簧的另一端的重物与弹簧的伸张和收缩一起垂直振动(移动)。

[0196] 在此情况下，重物的机械能通过公式kx2/2+mv2/2来表示。

[0197] 这里，k是弹簧常数，并且x表示基于参考位置的重物的位置(位移量)，所述参考位置是在重物附于一端固定在天花板的弹簧的另一端之后释放手以便不使重物振动的位置。

[0198] 此外，m表示重物的质量，并且v表示重物的速度。

[0199] 当关于参考位置弹簧收缩最大时并且当弹簧伸张最小时，更具体地，当位移量x最大时并且当位移量x最小时，重物的速度v变为0。

[0200] 此外，当弹簧收缩和伸张为0时，更具体地，当位移量x为0时，重物的速度(速度)v变为最大。

[0201] 另一方面，LgCiss谐振电路的电能通过公式CV2/2+LI2/2表示。

[0202] 这里，c表示输入电容(静电电容)Ciss，并且v表示施加到输入电容Ciss的电压，更具体地，根据本实施例的栅极电压。

[0203] 此外L表示线圈(其电感)Lg，并且I表示在线圈Lg中流动的电流i1。

[0204] 当栅极电压在正侧最大并且在负侧也是最大时，更具体地，当栅极电压最大并且最小时，在LgCiss谐振电路的线圈Lg中流动的电流I＝i1变为0。

[0205] 此外，当栅极电压为0时，在线圈Lg中流动的电流I＝i1变为最大。

[0206] 上述重物的机械能和LgCiss谐振电路的电能之间的对应关系例如为：当弹簧收缩为最大时对应于当栅极电压在正侧为最大时，并且此外当弹簧伸张为最大时对应于当栅极电压在负侧为最大时。此外，当重物速度v为0时对应于当在线圈Lg中流动的电流I＝i1为0时。

[0207] 此外，重物的机械能和LgCiss谐振电路的电能之间的对应关系例如为：当弹簧伸张和收缩为0时对应于当栅极电压为0时。此外，当重物速度(速度)v为最大时对应于当在线圈Lg中流动的电流I＝i1为最大时。

[0208] 图10是图示电流i1和i2的波形图。

[0209] 如图5到图8中所述，当开关41仅在时段tg导通并且电流i1仅在时段tg在LgCiss谐振电路中流动时，从而导致FET 33的栅极电压的极性反相(水平H变为水平L，并且水平L变为水平H)。

[0210] 因此，反相栅极电压的极性所需的电荷量是通过将在时段tg期间在LgCiss谐振电路中流动的电流i1积分而获得的值。

[0211] 另一方面，在栅极驱动电路31中，仅DC电源54可以在不接收来自外部的任何电能供应的情况下将电能提供到其他，并且要由DC电源54提供的电能仅是补充LgCiss谐振电路的输入电容Ciss的功率(电荷)的电流(补充电流)i2。

[0212] 电流i2与如图10所示的电流i1相比更小，因为电流i2是用于补充损失为热量等的功率的补充电流。

[0213] 根据具有图4所示的功率再生机制的栅极驱动电路31，驱动(切换)FET 33所需的电流量可以从在LgCiss谐振电路中流动的电流i1的量改进到与电流i1相比显著更小的电流i2的量。

[0214] 更具体地，当FET 33导通时，需要大电流i1来对大输入电容Ciss充电，并且在没有再生功率的情况下，当FET 33截止时，已经用于导通FET 33的大电流i1(与其对应的电荷)放电。然而，根据具有功率再生机制的栅极驱动电路31，电流i1由功率再生重用，并且在此功率再生中损失为热量等的功率用与大电流i1相比显著更小的电流i2补充。

[0215] 因此，根据栅极驱动电路31，切换FET 33时的功率(电荷)的损失可以从对应于大电流i1的功率减小到对应于小电流i2的功率。

[0216] 图11是图示用于执行来获取图5到图8和图10中的波形图的仿真的电路(仿真电路)的电路图。

[0217] 仿真电路具有与图4所示的电路相同的配置，除了提供包括电容器CG和电阻RG的并联电路来替代图4中的FET 33的栅极这一点以外。

[0218] 在图11的仿真电路中，电容器CG对应于FET 33的栅极处的输入电容Ciss，并且电阻RG对应于FET 33的栅极处的输入电阻。

[0219] 同时，作为FET 33的栅极处的输入电阻的电阻RG是具有相当高的电阻值的电阻。因此，在这样的仿真电路中这样的高电阻RG可能是不需要的(可以省略)。

[0220] 如上所述，在图4的栅极驱动电路31中，可以仅仅用包括线圈Lg、开关41、控制器42、开关51、控制器52、电阻53和DC电源54的简单的电路配置减小切换FET时的功率(电荷)损失。

[0221] [栅极驱动电路31的第二示例性配置]

[0222] 图12是图示图3中图示的栅极驱动电路31的第二示例性配置的电路图。

[0223] 注意，在图中，与图4中的第一示例性配置的部分对应的部分由相同附图标记表示，并且下面将适当地省略其描述。

[0224] 更具体地，图12中的栅极驱动电路31与图4中的第一示例性配置的相同点在于，包括线圈Lg、开关41、控制器42、开关51、控制器52、电阻53和DC电源54。

[0225] 然而，图12中的栅极驱动电路31与图4中的第一示例性配置的不同点在于，新提供了用于(DC电压)的偏移电路60。

[0226] 偏移电路60包括DC电源61、电阻(偏压电阻)62和电容器(旁路电容器)63，并且将FET 33的栅极电压偏移到等于或大于预定值的电压。

[0227] 这里，在图4的第一示例性配置中，FET 33的栅极电压是从作为DC电源54的电压的电压+VDD到具有如图7和图8所述的电压+VDD的相反符号的电压-VDD的范围内的电压。

[0228] 可以存在没有调度负电压施加到NMOS FET的栅极的情况，并且在负电压-VDD比确保FET的性能的预定确保电压低的情况下，栅极驱动电路31的可靠性可能受损。

[0229] 因此，根据图12中的栅极驱动电路31，通过偏移电路60将FET 33的栅极电压偏移到预定值的电压，例如，0V或更大。

[0230] 这里，根据图12中的栅极驱动电路31，偏移栅极电压以便成为在从作为DC电源54的电压的电压+VDD到0V的范围内的电压。

[0231] 更具体地，DC电源61是配置为输出例如作为从DC电源54输出的DC电压+VDD的1/2的DC电压+VDD/2的电源。DC电源61的正端子连接到电阻62的一端，并且DC电源61的负端子连接到电容器63的一端。

[0232] 电阻62是用于偏压线圈Lg的没有连接到开关41的一端并且偏压FET33的栅极的电阻。如上所述，电阻62的一端连接到DC电源61的正端子，并且电阻62的另一端连接到电容器63。

[0233] 电容器63是用于旁路在LgCiss谐振电路中流动的电流的电容器。如上所述，电容器63的一端连接到DC电源61的负端子，并且电容器63的另一端连接到电阻62的另一端。

[0234] 此外，由此配置的偏移电路60的电容器63和电阻62的连接点连接到线圈Lg的不连接到开关41的一端(一端经由开关41连接到FET 44的栅极的线圈Lg的另一端)，并且DC电源61和电容器63的连接点连接到FET 33的源极(也是图12中的地线)。

[0235] 在图12的LgCiss谐振电路中，电流i1以与图4的情况相同的定时经由(旁路)电容器63而流动。

[0236] 然而，在偏移电路60中，线圈Lg的未连接到开关41的一端没有0V的电压(地线水平)，而是偏压到DC电源61的电压+VDD/2的电压，并且施加到线圈Lg的电压从+VDD变为+VDD/2。

[0237] 结果，在线圈Lg中流动的电流i1变为图4中的情况的1/2，此外FET 33的栅极电压变为在降低到图4的情况中的栅极电压的范围的一半的范围内，然后被电压+VDD/2偏压，更具体地，从电压+VDD到0V的范围，因为FET 33的栅极从图4的情况偏压了电压+VDD/2。

[0238] [栅极驱动电路31的第二示例性配置中的操作]

[0239] 图13是图示开关51的通/断状态(控制信号C2)、通过开关51导通和关断而流动的电流i2、开关41的通/断状态(控制信号C1)、通过开关41导通和关断而流动的电流i1、以及用于图12中的栅极驱动电路31的栅极电压的波形图。

[0240] 即使在提供偏移电路60的情况下，开关51的通/断状态(控制信号C2)、通过开关51导通和关断而流动的电流i2、以及开关41的通/断状态(控制信号C1)与没有提供偏移电路60的图5-8中描述的情况相同。

[0241] 如图13所示，通过开关41导通和关断而流动的电流i1变为图5-8描述的情况的1/2。

[0242] 更具体地，根据偏移电路60，线圈Lg的未连接到开关41的一端偏压为DC电源61的电压+VDD/2。

[0243] 这里，例如，在栅极电压是电压+VDD的情况下，线圈Lg的两端之间的电势差变为电压+VDD(＝+VDD-0)，因为在图4中的栅极驱动电路31中，线圈Lg的未连接到开关41的一端连接到地线。

[0244] 另一方面，根据图12中的栅极驱动电路31，例如，在栅极电压是电压+VDD的情况下，线圈Lg的两端之间的电势差变为+VDD/2(＝+VDD-VDD/2)，因为线圈Lg的未连接到开关41的一端偏压为电压+VDD/2。

[0245] 结果，根据图12中的栅极驱动电路31，在线圈Lg以及在LgCiss谐振电路中流动的电流i1变为图4中的情况的1/2，并且栅极电压的范围也变为从图4中的情况的电压-VDD到电压+VDD的范围的1/2。

[0246] 此外，根据图12的栅极驱动电路31，栅极电压还被电压+VDD/2偏压，因为线圈Lg的未连接到开关41的一端偏压为电压+VDD/2。因此，如图13所示，栅极电压的范围变为通过将图4的情况中的从电压-VDD到电压+VDD的范围的1/2范围偏压电压+VDD/2而获得的从0V到电压+VDD的范围。

[0247] 图14是图示用于执行以获取图13中的波形图的仿真的电路(仿真电路)的电路图。

[0248] 仿真电路具有与图12中所示的电路相同的配置，除了提供包括电容器CG和电阻RG的并联电路替代图12中的FET 33的栅极这一点之外。

[0249] 如图11所示，电容器CG对应于FET 33的栅极处的输入电容Ciss，并且电阻RG对应于FET 33的栅极处的输入电阻。此外，在仿真电路中，可以省略电阻RG。

[0250] [栅极驱动电路31的第三示例性配置]

[0251] 图15是图示图3中的栅极驱动电路31的第三示例性配置的电路图。

[0252] 注意，在图中，与图12中的第二示例性配置的部分对应的部分用相同附图标记表示，并且在下面将适当地省略其描述。

[0253] 更具体地，图15中的栅极驱动电路31与图12中的第二示例性配置的相同点在于，包括线圈Lg、开关41、开关51、控制器52、电阻53、DC电源54和偏移电路60。

[0254] 然而，图15中的栅极驱动电路31与图12中的第二示例性配置的不同点在于，新提供了电流检测器71，并且还提供控制器72替代控制器42。

[0255] 这里，FET 33的输入电容(静电电容)Ciss和线圈Lg的电感可以改变。在输入电容Ciss和线圈Lg的电感改变的情况下，改变LgCiss谐振电路的谐振周期2π√(LgCiss)＝2×tg，因此，改变开关41导通期间的时段tg，更具体地，在导通开关41之后关断开关41的定时。

[0256] 防止LgCiss谐振电路的谐振周期2π√(LgCiss)这样的改变的方法例如是与FET 33的栅极(输入电容Ciss)并联提供微调(trimmer)电容器，并(分别)调整图3中的每个驱动器电路23的微调电容器，使得LgCiss谐振电路的谐振周期与基于最初假设的输入电容Ciss和线圈Lg确定的谐振周期2π√(LgCiss)一致。

[0257] 然而，很难认为通过提供微调电容器防止LgCiss谐振电路的谐振周期2π√(LgCiss)的改变的方法在时间和人力上是有利的，如调整微调电容器、用于提供微调电容器的成本、安装其所需的区域等。

[0258] 因此，根据图15中的栅极驱动电路31，适应性地控制开关41的切换(开/关)，从而在不提供微调电容器的情况下防止LgCiss谐振电路的谐振周期2π√(LgCiss)改变。

[0259] 因此，根据图15中的栅极驱动电路31，有利点在于，不需要提供微调电容器所需的人力、成本、安装区域等。

[0260] 在图15中，电流检测器71检测在线圈Lg中流动的电流i1(其电流值)，并将电流值提供到控制器72。

[0261] 控制器72通过以与图4中的控制器42相同的方式将控制信号C1提供到开关41而控制开关41(其通/断)。

[0262] 然而，控制器72控制开关41，使得开关41例如以周期tCLK/2导通，所述周期tCLK/2是作为对应于切换FET 33的周期tCLK的周期的周期tCLK的1/2，并且进一步根据从电流检测器71提供的电流i1在稍后关断开关41。

[0263] [栅极驱动电路31的第三示例性配置中的操作]

[0264] 图16是图示开关51的通/断状态(控制信号C2)、通过开关51导通和关断而流动的电流i2、开关41的通/断状态(控制信号C1)、通过开关41导通和关断而流动的电流i1、以及用于图15中的栅极驱动电路31的栅极电压的波形图。

[0265] 开关51的通/断状态(控制信号C2)、通过导通和关断开关51而流动的电流i2与图5到图8中描述的情况相同。

[0266] 此外，以如图5所示的周期tCLK/2导通开关41(控制信号C1)。

[0267] 这里，在图5中，开关41仅在时段tg＝π√(LgCiss)以周期tCLK/2导通，更具体地，开关41以周期tCLK/2导通，并且在从开关41导通之后已经经过时段之tg＝π√(LgCiss)后关断。然而，根据图15中的栅极驱动电路31，控制器72基于电流检测器71所检测的电流i1适应性地关断开关41。

[0268] 当开关41导通之后电流i1值(绝对值|i1|)变为预定阈值(或更低)时，通过控制器72的控制而关断开关41。

[0269] 结果，电流i1如图16中所示流动。

[0270] 更具体地，例如，在现在在输入电容Ciss中累积电荷使得在时间t11栅极电压变为电压+VDD并且开关41导通的情况下，在输入电容Ciss中累积的电荷从输入电容Ciss顺序流动(放电)到开关41和线圈Lg，从而使得电流i1在负方向流到线圈Lg。电流i1通过LgCiss谐振电路的谐振周期2π√(LgCiss)的正弦波表示。

[0271] 电流i1在负方向流动从而将栅极电压从电压+VDD降低。

[0272] 此外，对在输入电容Ciss中累计的所有电荷放电，栅极电压变为在偏移电路60偏压的电压(偏压电压)+VDD/2。此外，在线圈Lg中流动的电流i1尝试变为0A，但是电流i1由于惯性继续在线圈Lg中流动。

[0273] 电流i1继续在线圈Lg中流动，从而在输入电容Ciss中累积(充电)电荷，使得栅极电压变为小于偏压电压+VDD/2。

[0274] 这里，理论上，当紧接在导通开关41并且电流i1开始流动之前从时间t11起已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2的时段时，在线圈Lg中流动的电流i1变为0A。

[0275] 因此，在预定阈值设为0的情况下，当电流i1变为作为预定阈值的0时的定时为当从紧接在电流i1开始流动之前的时间t11起已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2时的定时。

[0276] 此外，在当从紧接在电流i1开始流动之前的时间t11起已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2时的定时，电荷(必然已经)累积在输入电容Ciss中，使得栅极电压变为比偏压电压+VDD/2低电压VDD/2的0V。因此，理想地，在此定时截止开关41并将栅极电压固定在0V。

[0277] 然而，在实际电路中，当在检测到电流i1变为作为预定阈值的0之后开始诸如关断开关41的操作时，可能存在时间延迟等的问题。

[0278] 因此，根据本实施例，通过从0A减去余量获得的值(更具体地，从接近0A的小正值TH11获得的正值+TH11和负值-TH11)设置为电流i1的预定阈值。当电流i1变为阈值+TH11或-TH11时，控制器72控制开关41关断，认为在电流i1开始流动之后已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2。

[0279] 在图16中，在时间t12由于惯性在线圈Lg中继续流动的电流i1变为阈值-TH11，并且在时间t12开关41关断。

[0280] 此时，在输入电容Ciss中累积电荷，使得栅极电压变为(基本)0V，并且通过关断开关41而使LgCiss谐振电路开路，并且栅极电压如图16所示固定在0V。

[0281] 当从开关41上一次导通时的时间t11起已经经过作为切换FET 33的周期tCLK的1/2的周期tCLK/2时，在时间t13再次导通开关41。

[0282] 当导通开关41时，电容器63中累积的电荷顺序流动(充电)到线圈Lg、开关41和输入电容Ciss，从而使得电流i1在正方向流到线圈Lg。电流i1通过LgCiss谐振电路的谐振周期2π√(LgCiss)的正弦波表示。

[0283] 电流i1在正方向流动，从而将栅极电压从0V升高。

[0284] 此外，栅极电压到达偏压电压+VDD/2，并且在线圈Lg中流动的电流i1尝试变为0A，但是由于惯性电流i1继续在线圈Lg中流动。

[0285] 电流i1继续在线圈Lg中流动，从而在输入电容Ciss中累积(充电)电荷，使得栅极电压变得高于偏压电压+VDD/2。

[0286] 然后，当在电流i1开始流动之后电流i1变为阈值+TH11或-TH11时，控制器72控制开关41关断，认为已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2。

[0287] 在图16中，在时间t13导通开关41之后的时间t14，由于惯性在线圈Lg中继续流动的电流i1变为阈值+TH11，并且在时间t14开关41关断。

[0288] 此时，电荷在输入电容Ciss中累积，使得栅极电压变为(基本)+VDD，并且通过关断开关41而使LgCiss谐振电路开路，并且栅极电压如图16所示固定在电压+VDD。

[0289] 当从开关41上一次导通时的时间t13已经经过作为FET 33的切换周期tCLK的1/2的周期tCLK/2时，在时间t15再次导通开关41。然后，此后重复相同处理。

[0290] 图17是用于描述通过图15中的控制器72对开关41的控制的流程图。

[0291] 在步骤S11中，控制器72导通开关41，并且处理进行到步骤S12。

[0292] 在步骤S12中，控制器72确定通过电流检测器71所检测的电流i1的值(绝对值)|i1|是否已经变为大于(等于或大于)阈值TH11。

[0293] 在步骤S12中确定电流i1的值|i1|还没有变得大于阈值TH11的情况下，处理返回到步骤S12。

[0294] 此外，在步骤S12中确定电流i1的值|i1|已经变得大于阈值TH11的情况下，处理进行到步骤S13，并且控制器72确定通过电流检测器71所检测的电流i1的值|i1|是否已经变得等于或小于阈值TH11。

[0295] 在步骤S13中确定电流i1的值|i1|不等于或不小于阈值TH11的情况下，处理返回步骤S13。

[0296] 在步骤S13中确定电流i1的值|i1|已经变得等于或小于阈值TH11的情况下，处理进行到步骤S14，并且控制器72关断开关41，认为在电流i1开始流动之后已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2。然后，处理进行到步骤S15。

[0297] 这里，如图16所示，当导通开关41时，在线圈Lg中流动的电流i1是0A，并且在导通开关41之后，电流i1从0A升高，并且此后再次降低到0A。

[0298] 因此，在导通开关41之后，电流i1的值|i1|从0A升高，并超过阈值TH11，然后降低到阈值TH11或更低。

[0299] 关断开关41的定时是当电流i1的值|i1|降低并变为阈值TH11时。因此，在图17中，在步骤S12中确定电流i1的值|i1|已经变为大于阈值TH11，并且在确认电流i1的值|i1|已经从0A升高并超过阈值TH11之后，在步骤S13中确定电流i1的值|i1|是否已经变为阈值TH11或更低，更具体地，其是否是关断开关41的定时。

[0300] 在步骤S15中，控制器72确定从上一次导通开关41时(的定时)是否已经经过时段tCLK/2。

[0301] 在步骤S15中确定从上一次导通开关41时还没有经过时段tCLK/2的情况下，处理返回步骤S15。

[0302] 此外，在步骤S15中确定从上一次导通开关41时已经经过时段tCLK/2的情况下，处理返回步骤S11，并且控制器72导通开关41。然后，此后重复相同处理。

[0303] [栅极驱动电路31的第四示例性配置]

[0304] 图18是图示图3中的栅极驱动电路31的第四示例性配置的电路图。

[0305] 注意，在图中，与图15中的第三示例性配置的部分对应的部分由相同附图标记表示，并且在下面将适当地省略其描述。

[0306] 图18中的栅极驱动电路31与图15中的第三示例性配置的相同点在于，包括线圈Lg、开关41、开关51、控制器52、电阻53、DC电源54、偏移电路60、电流检测器71和控制器72。

[0307] 然而，图18中的栅极驱动电路31与图15中的第三示例性配置的不同点在于，提供线圈73并且电流检测器71基于线圈73中流动的电流检测线圈Lg中流动的电流i1(其电流值)。

[0308] 而且，在图18中的栅极驱动电路31中，与图15中的栅极驱动电路31相同适应性地控制开关41的切换，从而在不提供微调电容器的情况下防止LgCiss谐振电路的谐振周期2π√(LgCiss)改变。

[0309] 更具体地，线圈73布置在线圈Lg附近，因此由于电磁感应在线圈73中流动与线圈Lg中流动的电流i1成比例的电流。

[0310] 电流检测器71检测线圈73中流动的电流，并且基于所述电流检测线圈Lg中流动的电流i1(其电流值)，然后将电流值提供到控制器72。

[0311] 控制器72通过以与图15到图17中描述的情况相同的方式将控制信号C1提供到开关41而控制开关41(其通/断)。

[0312] [栅极驱动电路31的第五示例性配置]

[0313] 图19是图示图3中的栅极驱动电路31的第五示例性配置的电路图。

[0314] 注意，在图中，与图12中的第二示例性配置的部分对应的部分由相同附图标记表示，并且在下面将适当地省略其描述。

[0315] 图19中的栅极驱动电路31与图12中的第二示例性配置的相同点在于，包括线圈Lg、开关41、开关51、控制器52、电阻53、DC电源54和偏移电路60。

[0316] 然而，图19中的栅极驱动电路31与图12中的第二示例性配置的不同点在于，新提供电压检测器81，并且替代控制器42提供控制器82。

[0317] 电压检测器81检测栅极电压(值)并将电压值提供到控制器82。

[0318] 控制器82通过以与图4中的控制器42相同的方式将控制信号C1提供到开关41而控制开关41(其通/断)。

[0319] 然而，控制器82控制开关41，使得开关41例如以作为周期tCLK的1/2的周期tCLK/2导通，所述周期tCLK作为对应于切换FET 33的周期tCLK的周期，此后，开关41根据从电压检测器81提供的栅极电压而关断。

[0320] [栅极驱动电路31的第五示例性配置中的操作]

[0321] 图20是图示开关51的通/断状态(控制信号C2)、通过开关51导通和关断而流动的电流i2、开关41的通/断状态(控制信号C1)、通过开关41导通和关断而流动的电流i1、以及用于图19中的栅极驱动电路31的栅极电压的波形图。

[0322] 开关51的通/断状态(控制信号C2)、通过导通和关断开关51而流动的电流i2与图5到8中描述的情况相同。

[0323] 此外，开关41(控制信号C1)以与图5中所示的周期tCLK/2导通。

[0324] 这里，在图5中，开关41以周期tCLK/2导通，在从开关41导通之后已经经过时段tg＝π√(LgCiss)之后关断，但是根据图19中的栅极驱动电路31，控制器82基于电压检测器81检测的栅极电压适应性地关断开关41。

[0325] 当通过控制器82的控制在开关41导通之后栅极电压变为作为预定阈值的第一阈值TH21(或更小)时，或变为大于第一阈值TH21的第二阈值TH22(或更大)时，开关41关断。

[0326] 结果，电流i1如图20中所示流动。

[0327] 更具体地，例如，在现在在输入电容Ciss中累积电荷使得在时间t21栅极电压变为电压+VDD并且开关41导通的情况下，在输入电容Ciss中累积的电荷从输入电容Ciss顺序流动(放电)到开关41和线圈Lg，从而使得电流i1在负方向流到线圈Lg。电流i1由LgCiss谐振电路的谐振周期2π√(LgCiss)的正弦波表示。

[0328] 电流i1在负方向流动，从而将栅极电压从电压+VDD降低。

[0329] 然后，在输入电容Ciss中累积的所有电荷被放电，栅极电压变为偏压电压+VDD/2。此外，在线圈Lg中流动的电流i1尝试变为0A，但是由于惯性电流i1继续在负方向在线圈Lg中流动。

[0330] 电流i1继续在线圈Lg中流动，从而在输入电容Ciss中累积(充电)电荷，使得栅极电压变为低于偏压电压+VDD/2。

[0331] 这里，理论上，当从紧接在导通开关41并且电流i1开始流动之前的时间t21起已经经过作为LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2的时段时，在线圈Lg中流动的电流i1变为0A，并且栅极电压变为负值，即，0V。

[0332] 因此，在设置第一阈值TH21在0V的情况下，当栅极电压变为作为第一阈值Th21的0V时的定时是从紧接在电流i1开始流动之前的时间t21起已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2时的定时，并且理想地，在此定时关断开关41，并将栅极电压固定在作为第一阈值TH21和栅极电压的最小值的0V。

[0333] 然而，在实际电路中，可能存在当从导通开关41并且电流i1开始流动之后已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2时栅极电压不变为作为最小值的0V的情况。

[0334] 因此，根据本实施例，通过从作为栅极电压的最小值的0V减去余量而获得的值(更具体地，接近0V的小正值)设置为栅极电压的第一阈值TH21。当栅极电压变为第一阈值TH21时，控制器82控制开关41关断，认为在电流i1开始流动之后已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2。

[0335] 在图20中，在时间t22栅极电压变为第一阈值TH21。在时间t22开关41关断并且固定栅极电压。

[0336] 当从上一次导通开关41时的时间t21起已经经过作为FET 33的切换周期tCLK的1/2的周期tCLK/2时，在时间t23再次导通开关41。

[0337] 当开关41导通时，在电容器63中累积的电荷顺序流动(充电)到线圈Lg、开关41和输入电容Ciss，从而使得电流i1在正方向流到线圈Lg。电流i1通过LgCiss谐振电路的谐振周期2π√(LgCiss)的正弦波表示。

[0338] 电流i1在正方向流动，从而升高栅极电压。

[0339] 此外，栅极电压到达偏压电压+VDD/2，并且在线圈Lg中流动的电流i1尝试变为0A，但是由于惯性电流i1继续在线圈Lg中在正方向流动。

[0340] 电流i1继续在线圈Lg中流动，从而在输入电容Ciss中累积(充电)电荷，使得栅极电压变为大于偏压电压+VDD/2。

[0341] 这里，理论上，当从紧接在开关41导通并且电流i1开始流动之前的时间t23起已经经过作为LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2的时段时，在线圈Lg中流动的电流i1变为0A并且栅极电压变为作为最大值的+VDD。

[0342] 因此，在将+VDD设置为大于第一阈值TH21的第二阈值TH22的情况下，当栅极电压变为作为第二阈值TH22的+VDD时的定时是当从紧接在电流i1开始流动之前的时间t23起已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2时的定时。理想地，在此定时关断开关41，并将栅极电压固定在作为第二阈值TH22并且也是栅极电压的最大值的+VDD。

[0343] 然而，在实际电路中，可能存在当在开关41导通并且电流i1开始流动之后已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2时栅极电压没有变为作为最大值的+VDD的情况。

[0344] 因此，根据本实施例，通过从作为栅极电压的最大值的+VDD减去余量而获得的值(更具体地，接近+VDD并等于或小于+VDD的值)设置为栅极电压的第二阈值TH22。当栅极电压变为第二阈值TH22时，控制器82控制开关41关断，认为在从电流i1开始流动之后已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2。

[0345] 在图20中，在时间t24栅极电压变为第二阈值TH22。开关41在时间t24关断，并且栅极电压固定。

[0346] 当从上一次导通开关41时的时间t23起已经经过作为FET 33的切换周期tCLK的1/2的周期tCLK/2时，在时间t25再次导通开关41。然后，此后重复相同处理。

[0347] 图21是用于描述通过图19中的控制器82对开关41的控制的流程图。

[0348] 在步骤S21中，控制器82导通开关41，并且处理进行到步骤S22。

[0349] 在步骤S22中，控制器82确定在导通开关41时通过电压检测器81检测的栅极电压VGS是否是第一阈值TH21或更小。

[0350] 在步骤S22中确定导通开关41时的栅极电压VGS是第一阈值TH21或更小的情况下，处理进行到步骤S23，并且控制器82确定通过电压检测器81检测的栅极电压VGS是否变为第二阈值TH22或更大。

[0351] 在步骤S23中确定栅极电压VGS没有变为第二阈值TH22或更大的情况下，处理返回步骤S23。

[0352] 在步骤S23中确定栅极电压VGS是第二阈值TH22或更大的情况下，处理进行到步骤S24，并且控制器82关断开关41，认为在从开关41导通之后已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2。然后，处理进行到步骤S25。

[0353] 另一方面，在步骤S22中确定导通开关41时的栅极电压VGS不是第一阈值TH21或更小的情况下，处理进行到步骤S26，并且控制器82确定通过电压检测器81所检测的栅极电压VGS是否变为第一阈值TH21或更小。

[0354] 在步骤S26中，在确定栅极电压VGS没有变为第一阈值TH21或更小的情况下，处理返回步骤S26。

[0355] 此外，在步骤S26中确定栅极电压VGS已经变为第一阈值TH21或更小的情况下，处理进行到步骤S24，并且如上所述，控制器82关断开关41，认为在导通开关41之后已经经过LgCiss谐振电路的谐振周期2π√(LgCiss)的1/2。然后，处理进行到步骤S25。

[0356] 这里，根据图20中的描述，当要导通开关41时栅极电压VGS变为第一阈值TH11(或更小)或第二阈值TH22(或更大)，并且在导通开关41之后，栅极电压从第一阈值TH11(或更小)升高，或从第二阈值(或更大)下降。

[0357] 关断开关41的定时是当栅极电压VGS从第一阈值TH11(或更小)上升并且变为第二阈值TH22时以及当栅极电压VGS从第二阈值TH22(或更大)下降并且变为第一阈值TH21时。

[0358] 因此，在图21中，在步骤S22中确认(确定)在导通开关41时的栅极电压VGS是第一阈值TH21或更小时，在步骤S23中确定栅极电压VGS是否从第一阈值TH21或更小升高到第二阈值TH22(或更大)，更具体地，是否是关断开关41的定时。

[0359] 此外，在图21中，在步骤S22中确定在导通开关41时的栅极电压VGS没有变为第一阈值TH21或更小时，在导通开关41时的栅极电压VGS(必然已经变为)第二阈值TH22(或更大)。因此，此后，在步骤S26中确定栅极电压VGS是否从第二阈值TH22或更大降低到第一阈值TH21(或更小)，更具体地，是否是关断开关41的定时。

[0360] 在步骤S25中，控制器82确定从上一次导通开关41时的(定时)是否已经经过时段tCLK/2。

[0361] 在步骤S25中确定从上一次导通开关41时还没有经过时段tCLK/2的情况下，处理返回步骤S25。

[0362] 此外，在步骤S25中确定从上一次导通开关41起已经经过时段tCLK/2的情况下，处理返回步骤S21，并且控制器82导通开关41。然后，此后重复相同处理。

[0363] 注意，图15、18和19中的所有栅极驱动电路31的共同点在于，适应性地控制(关断)开关41。

[0364] 然而，图15和18中的栅极驱动电路31与图19中的栅极驱动电路31的不同点在于，图15和18中的栅极驱动电路31根据在线圈Lg中流动的电流i1控制开关41，而图19中的栅极驱动电路31根据栅极电压控制开关41。

[0365] 此外，图15和18中的栅极驱动电路31消耗在LgCiss谐振电路中再生的功率以检测(测量)在线圈Lg中流动的电流i1，从而降低功率再生的效率。然而，可以相对简单设置阈值TH11(+TH11和-TH11)，因为仅要将阈值设置为接近0A的小正值。

[0366] 另一方面，对于图19中的栅极驱动电路31，理想地将栅极电压的第一阈值TH21和第二阈值TH22分别设置为栅极电压的最小值和最大值。然而，如上所述，将栅极电压的第一阈值TH21和第二阈值TH22分别设置为通过从栅极电压的最小值和最大值减去余量获得的值。

[0367] 在图19的栅极驱动电路31中，用于设置栅极电压的第一阈值TH21和第二阈值TH22而减去的余量直接影响LgCiss谐振电路处再生的功率的功率损耗。更具体地，当栅极电压降低直到变为第一阈值TH21或升高直到变为第二阈值TH22时，开关41关断并且停止电流i1的流动。因此，在输入电容Ciss中不累积电荷(完全充电)，直到栅极电压变为作为最小值的0V或作为最大值的+VDD。

[0368] 然而，在图19的栅极驱动电路31中，电压检测器81基本不影响LgCiss谐振电路的Q值(品质因子)，并且在LgCiss谐振电路处再生的功率中几乎没有由电压检测器81造成的功率损失。

[0369] 注意，不仅NMOS FET，而且PMOS FET也可以采用为FET 33。对于FET 32、34和35，也同样适用。

[0370] 此外，根据本实施例，在图15、18和19中的栅极驱动电路31中提供偏移电路60，但是图15、18和19中的栅极驱动电路31可以在不提供偏移电路60的情况下以与图4中的栅极驱动电路31相同的方式配置。

[0371] [对于根据本技术的计算机的描述]

[0372] 接下来，上述控制器42、52、72和82中的一系列处理可通过硬件执行也可通过软件执行。在通过软件执行一系列处理的情况下，构成软件的程序安装在诸如微计算机的计算机(处理器)中。

[0373] 现在，图22是图示根据安装了执行上述一系列处理的程序的计算机的实施例的示例性配置的图。

[0374] 所述程序可以作为内置在计算机中的记录介质而初始记录在硬盘105或ROM 103中。

[0375] 否则，程序可以初始存储(记录)在可移除记录介质111中。这种可移除记录介质111可以作为所谓的封装软件提供。这里，可移除记录介质111的示例可包括软盘、CD-ROM(致密盘只读存储器)、MO(磁光)盘、DVD(数字多功能盘)、磁盘和半导体存储器。

[0376] 同时，程序可以从上述可移除记录介质111安装在计算机中，并且还可以经由通信网络或广播网络下载到计算机中并安装在内置的硬盘105中。更具体地，程序可以从下载站点经由用于数字卫星广播的人造卫星无线传输到计算机，或可通过有线经由诸如LAN(局域网)和因特网的网络传输到计算机。

[0377] 计算机包括其内部的CPU(中央处理单元)102，并且输入/输出接口110经由总线101连接到CPU 102。

[0378] 当通过用户经由输入/输出接口110操作输入部分107等输入命令时，CPU 102根据命令执行ROM(只读存储器)103内部存储的程序。或者，CPU 102将硬盘105中存储的程序加载到RAM(随机存取存储器)104中并执行它。

[0379] 因此，CPU 102执行根据上述流程图的处理或通过安装在上述框图中的配置执行的处理。此外，例如，根据需要，CPU 102使得处理结果经由输入/输出接口110从输出部分106输出，或从通信部分108发送，并且还记录在硬盘105中。

[0380] 注意，输入部分107可包括键盘、鼠标、麦克风等。此外，输出部分106可包括LCD(液晶显示器)、扬声器等。

[0381] 这里，注意，计算机根据程序执行的处理不需要一直按在流程图中指定的顺序以时间序列执行。换句话说，计算机根据程序执行的处理可包括并行或分别执行的处理(例如，并行处理或通过对象的处理)。

[0382] 此外，程序可通过一个计算机(处理器)处理，或可通过多个计算机以分布式方式处理。此外，程序可传输到远程计算机用于处理。

[0383] 此外，在本说明书中，系统意味着多个组件(设备、模块(部分)等)的组合，并且是否所有计算机都包括在同一单元中是无关紧要的。因此，容纳在不同单元中并经由网络连接的多个设备的任一个、以及在一个单元内容纳多个模块的设备是所述系统。

[0384] 注意，根据本技术的实施例不限于上述实施例，并且可以在所述范围内进行各种修改，而不背离本技术的主旨。

[0385] 例如，本技术可以采用云计算的配置，从而通过多个设备经由网络以分布式和共享方式处理一个功能。

[0386] 此外，上述流程图中描述的各个步骤可通过一个设备执行，并且还通过多个设备以分布式方式执行。

[0387] 此外，在一个步骤中包含多个处理的情况下，所述一个步骤中包含的多个处理可通过一个设备执行，也可通过多个设备以分布式方式执行。

[0388] 注意，在本技术中可应用下面的配置。

[0389] [1]一种用于FET(场效应晶体管)的驱动电路，包括：

[0390] 与FET的栅极处的输入电容一起构成谐振电路的线圈；

[0391] 第一开关，配置为导通或截止线圈中流动的电流；

[0392] DC电源，连接到FET的栅极，以便用电荷补充谐振电路；以及

[0393] 第二开关，配置为导通或关断DC电源和FET的栅极之间的连接。

[0394] [2]如[1]所述的驱动电路，还包括：偏移电路，配置为将FET的栅极处的电压偏移为预定值或更大值的电压。

[0395] [3]如[2]所述的驱动电路，其中所述偏移电路包括：

[0396] 附加DC电源，具有为DC电源的1/2的电压；

[0397] 电阻，配置为偏置FET的栅极处的电压；以及

[0398] 电容器，配置为旁路在谐振电路中流动的电流。

[0399] [4]如[3]所述的驱动电路，其中所述偏移电路是下述电路：

[0400] 电阻的一端连接到附加DC电源的正端子；

[0401] 电容器的一端连接到电阻的另一端；以及

[0402] 附加DC电源的负端子连接到电容器的另一端；以及

[0403] 具有连接到FET的栅极的一端的线圈的另一端连接到电阻和电容器的连接点。

[0404] [5]如[1]到[4]的任一所述的驱动电路，还包括第一开关控制器，配置为控制第一开关以便仅在对应于切换FET的周期的周期中作为谐振电路的谐振周期的1/2的时段导通。

[0405] [6]如[5]所述的驱动电路，还包括第二开关控制器，配置为控制第二开关以便仅在第一开关关断期间的时段内的时段周期性地导通。

[0406] [7]如[1]到[4]的任一所述的驱动电路，还包括：

[0407] 电流检测器，配置为检测线圈中流动的电流；以及

[0408] 第一开关控制器，配置为控制第一开关以对应于切换FET的周期的周期导通，并且还根据电流检测器所检测的电流而关断。

[0409] [8]如[1]到[4]的任一所述的驱动电路，还包括：

[0410] 电压检测器，配置为检测FET的栅极处的电压；以及

[0411] 第一开关控制器，配置为控制第一开关以便以对应于切换FET的周期的周期导通，并且还根据电压检测器所检测的电压而关断。

[0412] [9]如[1]到[8]的任一所述的驱动电路，其中提供配置为与FET一起执行无线充电的电源。

[0413] [10]一种用于FET(场效应晶体管)的驱动电路的驱动方法，所述驱动电路包括：

[0414] 与FET的栅极处的输入电容一起构成谐振电路的线圈；

[0415] 第一开关，配置为导通或截止线圈中流动的电流；

[0416] DC电源，连接到FET的栅极，以便用电荷补充谐振电路；以及

[0417] 第二开关，配置为导通或关断DC电源和FET的栅极之间的连接；

[0418] 所述方法包括：

[0419] 以对应于切换FET的周期的周期暂时导通第一开关；以及

[0420] 仅在第一开关关断期间的时段内的预定时段周期性导通第二开关。

[0421] 附图标记列表

[0422] 1 FET

[0423] 2脉冲输出部分

[0424] 11 功率发送设备

[0425] 12 功率接收设备

[0426] 21 DC电源

[0427] 22 控制器

[0428] 23 驱动器电路

[0429] 24 谐振电路

[0430] 31 栅极驱动电路

[0431] 32到35FET

[0432] 41 开关

[0433] 42 控制器

[0434] 51 开关

[0435] 52 控制器

[0436] 53 电阻

[0437] 54 DC电源

[0438] 60 偏移电路

[0439] 61 DC电源

[0440] 62 电阻

[0441] 63 电容器

[0442] 71 电流检测器

[0443] 72 控制器

[0444] 73 线圈

[0445] 81 电压检测器

[0446] 82 控制器

[0447] 101 总线

[0448] 102 CPU

[0449] 103 ROM

[0450] 104 RAM

[0451] 105 硬盘

[0452] 106 输出部分

[0453] 107 输入部分

[0454] 108 通信部分

[0455] 109 驱动器

[0456] 110 输入/输出接口

[0457] 111 可移除记录介质