本发明公开了一种像素结构，其包括扫描线以及数据线、主动元件、像素电极以及共用电极。主动元件与扫描线以及数据线电性连接。像素电极与主动元件电性连接。共用电极与像素电极重叠设置，其中共用电极与像素电极耦合，以形成第一储存电容器以及第二储存电容器，且第一储存电容器以及第二储存电容器共同使用像素电极作为上电极。
一共用电极，与该像素电极重叠设置，其中该共用电极包括一第一下电极与一第二下电极，该第一下电极与该像素电极耦合以形成一第一储存电容器以及该第二下电极与该像素电极耦合以形成一第二储存电容器，且该第一储存电容器以及该第二储存电容器共同使用该像素电极作为一上电极，其中该第一下电极包括：
一第二主干部，沿该扫描线方向设置，其中该第一主干部以及该第二主干部电性连接至一共电压；以及一第二分支部，与该第二主干部电性连接；其中该第一主干部以及该第二主干部横跨该数据线以与该数据线局部地重叠；
该第一分支部与该第一主干部连接且沿该数据线方向设置，以及该第二分支部与该第二主干部连接且沿该数据线方向设置，其中该第二分支部与该第一分支部结构上分离。
2.根据权利要求1所述的像素结构，其特征在于，该第一分支部以及该第二分支部分别与该数据线之间具有一间隙，且该间隙小于2.5微米。
3.根据权利要求1所述的像素结构，其特征在于，该第一分支部以及该第二分支部分别与该数据线部分重叠。
4.根据权利要求1所述的像素结构，其特征在于，该像素电极具有彼此相对的一第一边缘与一第二边缘以及彼此相对的一第三边缘以及一第四边缘，该第一主干部以及该第二主干部分别与该第一边缘以及该第二边缘重叠设置，且该第一分支部以及该第二分支部分别与该第三边缘重叠设置。
5.根据权利要求4所述的像素结构，其特征在于，该第一下电极更包括另一第一分支部，该第二下电极更包括另一第二分支部，且该另一第一分支部以及该另一第二分支部分别与该第四边缘重叠设置；
其中，该另一第二分支部与该另一第一分支部结构上分离。
6.根据权利要求1所述的像素结构，其特征在于，该第一储存电容器具有一第一电容值Ca，该第二储存电容器具有一第二电容值Cb，其中Ca/2＜Cb。
7.根据权利要求1所述的像素结构，其特征在于，该第一主干部以及该第二主干部结构上连接在一起，以共同电性连接至该共电压。
8.根据权利要求1所述的像素结构，其特征在于，该第一主干部电性连接至一第一接垫，该第二主干部电性连接至一第二接垫，且该第一接垫以及该第二接垫电性连接至该共电压。
该主共用电极包括一第一主下电极及一第二主下电极，该第一主下电极与该主像素电极耦合以形成一第一主储存电容器以及该第二主下电极与该主像素电极耦合以形成一第二主储存电容器，且该第一主储存电容器以及该第二主储存电容器共同使用该主像素电极作为一主上电极；且该次共用电极包括一第一次下电极及一第二次下电极，该第一次下电极与该次像素电极耦合以形成一第一次储存电容器以及该第二次下电极与该主像素电极耦合以形成一第二次储存电容器，且该第一次储存电容器以及该第二次储存电容器共同使用该次像素电极作为一次上电极；
该第一主下电极包括一第一主干部与一第一分支部，该第一主干部沿该扫描线方向设置且与该第一分支部电性连接；
该第二主下电极包括一第二主干部与一第二分支部，该第二主干部沿该扫描线方向设置且与该第二分支部电性连接，其中该第一主干部以及该第二主干部电性连接至一共电压；
该第一次下电极包括一第三主干部与一第三分支部，该第三主干部沿该扫描线方向设置且与该第三分支部电性连接；
该第二次下电极包括一第四主干部与一第四分支部，该第四主干部沿该扫描线方向设置且与该第四分支部电性连接，其中该第三主干部以及该第四主干部电性连接至一共电压；其中该第一主干部、该第二主干部、该第三主干部以及该第四主干部横跨该数据线以与该数据线局部地重叠；
该第一分支部与该第一主干部连接且沿该数据线方向设置，
该第二分支部与该第二主干部连接且沿该数据线方向设置，
该第三分支部与该第三主干部连接且沿该数据线方向设置，以及该第四分支部与该第四主干部连接且与沿该数据线方向设置，其中该第一分支部与该第二分支部结构上分离，以及该第三分支部与该第四分支部结构上分离。
10.根据权利要求9所述的像素结构，其特征在于，该第一分支部、该第二分支部、该第三分支部以及该第四分支部分别与该数据线之间具有一间隙，且该间隙小于2.5微米。
11.根据权利要求9所述的像素结构，其特征在于，该第一分支部、该第二分支部、该第三分支部以及该第四分支部分别与该数据线部分重叠。
该主像素电极具有彼此相对的一第一边缘与一第二边缘以及彼此相对的一第三边缘以及一第四边缘，该第一主干部以及该第二主干部分别与该第一边缘以及该第二边缘重叠设置，且该第一分支部以及该第二分支部分别与该第三边缘重叠设置，且该次像素电极具有彼此相对的一第五边缘与一第六边缘以及彼此相对的一第七边缘以及一第八边缘，该第三主干部以及该第四主干部分别与该第五边缘以及该第六边缘重叠设置，且该第三分支部以及该第四分支部分别与该第七边缘重叠设置。
13.根据权利要求12所述的像素结构，其特征在于：
该第一主下电极更包括另一第一分支部，该第二主下电极更包括另一第二分支部，且该另一第一分支部以及该另一第二分支部分别与该第四边缘重叠设置；以及该第一次下电极包括另一第三分支部，该第二次下电极更包括另一第四分支部，且该另一第三分支部以及该另一第四分支部分别与该第八边缘重叠设置；
其中，该另一第二分支部与该另一第一分支部结构上分离，该另一第四分支部与该另一第三分支部结构上分离。
该第二主储存电容器具有一第二电容值Cb，其中Ca/2＜Cb，且该第一次储存电容器具有一第三电容值Cc，
该第二次储存电容器具有一第四电容值Cd，其中Cc/2＜Cd。
15.根据权利要求9所述的像素结构，其特征在于，该第一主干部、该第二主干部、该第三主干部以及该第四主干部结构上连接在一起，以共同电性连接至该共电压。
16.根据权利要求9所述的像素结构，其特征在于，该第一主干部电性连接至一第一接垫，该第二主干部电性连接至一第二接垫，该第三主干部电性连接至一第三接垫，该第四主干部电性连接至一第四接垫，且该第一接垫、该第二接垫、该第三接垫以及该第四接垫电性连接至该共电压。
像素结构
技术领域
[0001] 本发明是有关于一种像素结构，且特别是有关于一种可避免串扰现象(cross-talk)产生的像素结构。
背景技术
[0002] 在现有的显示面板中，一般使用共用电极作为遮蔽(shielding)层，以避免数据线与像素电极之间产生寄生电容。然而，共用电极本身作为电容器的下电极，共用电极的共电压亦会受到数据线信号的干扰而产生串扰现象(cross-talk)，进而扯动共电压(Vcom)，而使显示面板的显示品质不稳定。
发明内容
[0003] 本发明提供一种像素结构，其可避免串扰现象产生。
[0004] 本发明提出一种像素结构，其包括扫描线以及数据线、主动元件、像素电极以及共用电极。主动元件与扫描线以及数据线电性连接。像素电极与主动元件电性连接。共用电极与像素电极重叠设置，其中共用电极与像素电极耦合，以形成第一储存电容器以及第二储存电容器，且第一储存电容器以及第二储存电容器共同使用像素电极作为上电极。
[0005] 本发明提出一种像素结构，其包括扫描线以及数据线、主动元件、主像素电极(main pixel electrode)、次像素电极(sub pixel electrode)、主共用电极以及次共用电极。主动元件与扫描线以及数据线电性连接。主像素电极与主动元件电性连接。次像素电极与主动元件电性连接。主共用电极与主像素电极重叠设置。次共用电极与次像素电极重叠设置。主共用电极与主像素电极耦合，以形成第一主储存电容器以及第二主储存电容器，且第一主储存电容器以及第二主储存电容器共同使用主像素电极作为主上电极。次共用电极与次像素电极耦合，以形成第一次储存电容器以及第二次储存电容器，且第一次储存电容器以及第二次储存电容器共同使用次像素电极作为次上电极。
[0006] 基于上述，在本发明的像素结构中，共用电极与像素电极耦合而形成两个储存电容器，且两个储存电容器共同使用像素电极作为上电极，如此可避免数据线对于共用电极的串扰现象产生，进而可使显示面板的显示品质获得改善。
[0007] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
[0008] 图1为依照本发明一实施例的显示面板的剖面示意图。
[0009] 图2为依照本发明一实施例的像素结构的上视示意图。
[0010] 图3为图2中沿线I-I’的剖面示意图。
[0011] 图4为图2的像素结构的等效电路图。
[0012] 图5为依照本发明另一实施例的像素结构的上视示意图。
[0013] 图6为依照本发明另一实施例的像素结构的上视示意图。
[0014] 图7为依照本发明另一实施例的像素结构的上视示意图。
[0015] 图8为现有像素结构的共电压变异曲线图。
[0016] 图9为依照本发明一实施例的像素结构的共电压变异曲线图。
[0017] 图10为现有像素结构的上视示意图。
[0018] 其中，附图标记：
[0019] 10：第一基板
[0020] 12：像素阵列层
[0021] 20：第二基板
[0022] 30：显示介质
[0023] 100、100a、200、200a：像素结构
[0024] 112、122、212、222、232、242：主干部
[0025] 114、124、214、224、234、244：分支部
[0026] 116、116a、126、216、216a、226、236、246：接垫
[0027] 150、160、170、250、270、370：间隙
[0028] 1000：显示面板
[0029] BE：第三下电极
[0030] C1、C2、C3：储存电容器
[0031] CE1、CE2：下电极
[0032] CE：共用电极
[0033] CH、CH’：通道层
[0034] CEm：主共用电极
[0035] CEs：次共用电极
[0036] Cm1、Cm2：主储存电容器
[0037] Cs1、Cs2：次储存电容器
[0038] CEm1、CEm2：主下电极
[0039] CEs1、CEs2：次下电极
[0040] D、D1、D2、D3：漏极
[0041] DL：数据线
[0042] d、d2：宽度
[0043] E1、E2、E3、E4、E5、E6、E7、E8：边缘
[0044] G、G3：栅极
[0045] GI：栅绝缘层
[0046] I-I’：线
[0047] PE：像素电极
[0048] PV：绝缘层
[0049] PEm：主像素电极
[0050] PEs：次像素电极
[0051] S、S1、S2、S3：源极
[0052] SL、SL1、SL2：扫描线
[0053] T、T’：主动元件
[0054] T1、T2：驱动元件
[0055] T3：分享开关元件
[0056] TE：第三上电极
[0057] W、W1、W2、W3：接触窗
具体实施方式
[0058] 以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
[0059] 图1为依照本发明一实施例的显示面板的剖面示意图。请参照图1，显示面板1000包括第一基板10、第二基板20、显示介质30以及像素阵列层12。显示面板1000可为液晶显示面板(liquid crystal display(LCD)panel)、电泳显示面板或是其他形式的显示面板。在本实施例中，显示面板1000例如是垂直配向式(vertical alignment，VA)液晶显示面板，此类VA液晶显示面板具有垂直配向模式的高对比特性，然本发明不限于此。
[0060] 第一基板10的材质可为玻璃、石英、有机聚合物、金属或其类似材质。第二基板20位于第一基板10的对向。第二基板20的材质可为玻璃、石英、有机聚合物或其类似材质。
[0061] 显示介质30位于第一基板10上的像素阵列层12与第二基板20之间。显示介质30包括多个液晶分子(未绘示)、电泳分子或是其他的显示材料。液晶分子可以是正型液晶分子或负型液晶分子。由于负型液晶分子的介电异方性(dielectric anisotropy，△ε)小于0，且垂直配向液晶分子具有高对比度，因此负型垂直配向的液晶分子可有效地增加对比度与视角并抑制色偏问题。本文中的实施例的显示介质30为垂直配向的负型液晶，但本发明不限于此。
[0062] 像素阵列层12位于第一基板10上，且像素阵列层12上方覆盖有显示介质30。像素阵列层12由多个像素结构组成的阵列形式所构成。下文参照图式更详细地说明本实施例的像素结构。
[0063] 请同时参照图2、图3、图4，图2为依照本发明一实施例的像素结构的上视示意图，图3为图2中沿线I-I’的剖面示意图，图4为图2的像素结构的等效电路图。如图2所示，本实施例的像素结构100包括扫描线SL、数据线DL、主动元件T、像素电极PE以及共用电极CE。
[0064] 扫描线SL与数据线DL的延伸方向不相同，较佳的是扫描线SL的延伸方向与数据线DL的延伸方向垂直。此外，扫描线SL与数据线DL是位于不相同的膜层，且两者之间夹有绝缘层(未绘示)。扫描线SL与数据线DL主要用来传递驱动像素结构100的驱动信号。扫描线SL与数据线DL一般是使用金属材料。然而，本发明不限于此。根据其他实施例，扫描线SL与数据线DL也可以使用其他导电材料例如是包括合金、金属材料的氧化物、金属材料的氮化物、金属材料的氮氧化物或是金属材料与其它导电材料的堆叠层。
[0065] 在本实施例中，主动元件T与扫描线SL以及数据线DL电性连接。在此，主动元件T例如是薄膜晶体管(thin film transistor,TFT)，其包括栅极G、通道层CH、漏极D以及源极S。栅极G与扫描线SL电性连接，源极S与数据线DL电性连接。换言之，当有控制信号输入扫描线SL时，扫描线SL与栅极G之间会电性导通；当有控制信号输入数据线DL时，数据线DL会与源极S电性导通。通道层CH位于栅极G上方并且位于源极S与漏极D下方。本实施例的主动元件T是以底部栅极型薄膜晶体管为例来说明，但本发明不限于此。在其他实施例中，主动元件T也可以是顶部栅极型薄膜晶体管。
[0066] 像素电极PE与主动元件T电性连接。更详细地说，像素电极PE可通过接触窗W与主动元件T的漏极D电性连接。像素电极PE的材质例如是透明导电层，其包括金属氧化物，例如是铟锡氧化物(indium-tin-oxide，ITO)、铟锌氧化物(indium zinc oxide，IZO)、铝锡氧化物(aluminum tin oxide，ATO)、铝锌氧化物(aluminum zinc oxide，AZO)、铟锗锌氧化物(indium gallium zinc oxide，IGZO)、或其它合适的氧化物、或者是上述至少二者的堆叠层。
[0067] 在本实施例的像素结构100中，共用电极CE与像素电极PE重叠设置，故共用电极CE可与像素电极PE耦合，以形成第一储存电容器C1以及第二储存电容器C2(如图4所示)。值得一提的是，第一储存电容器C1以及第二储存电容器C2共同使用像素电极PE作为上电极。如图2所示，共用电极CE包括第一储存电容器C1的第一下电极CE1及第二储存电容器C2的第二下电极CE2。共用电极CE的材质包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层。
[0068] 第一下电极CE1包括第一主干部112以及至少一第一分支部114。第一主干部112沿扫描线SL方向设置；在本实施例中，第一主干部112与扫描线SL平行设置，且第一主干部112横跨数据线DL，以与数据线DL局部地重叠。如图2所示，本实施例的共用电极CE具有两个第一分支部114，然本发明不限于此。第一分支部114沿数据线DL方向设置；在本实施例中第一分支部114与第一主干部112连接且与数据线DL平行设置。更具体而言，本实施例的第一下电极CE1呈“ㄇ”字型，然本发明不限于此。第一分支部114位于像素结构PE与数据线DL之间。值得一提的是，第一分支部114与数据线DL之间具有间隙150。在本实施例中，间隙150的宽度d较佳小于2.5微米。基于开口率以及防止漏光的观点而言，间隙150的宽度d更佳为小于1微米。值得一提的是，第一分支部114与数据线DL之间的间隙150可为0微米，甚至第一分支部114与数据线DL可以重叠。由于第一分支部114与数据线DL之间间隙150较小，因此数据线DL上的信号将可能影响共用电极CE(第一分支部114)的电位稳定性。因此本实施例在此像素结构中的共用电极CE除了设计第一下电极CE1之外，更设计了第二下电极CE2，其中第一下电极CE1以及第二下电极CE2分离开来，如此可以改善共用电极CE(第一分支部114)的电位稳定性。
[0069] 更详细来说，第二下电极CE2包括第二主干部122以及至少一第二分支部124。第二主干部122沿扫描线SL方向设置；在本实施例中，第二主干部122与扫描线SL平行设置，且第二主干部122横跨数据线DL，以与数据线DL局部地重叠。此外，如图2所示，第二主干部122与第一主干部112分别位于共用电极CE的相对两端，即分别设置于共用电极CE的两侧。本实施例的共用电极CE具有两个第二分支部124，然本发明不限于此。第二分支部124，沿数据线DL方向设置；在本实施例中第二分支部124与第二主干部122连接且与数据线DL平行设置。更具体而言，本实施例的第二下电极CE2呈倒“ㄇ”字型，然本发明不限于此。第二分支部124位于像素结构PE与数据线DL之间。值得一提的是，第二分支部124与数据线DL之间具有间隙160。在本实施例中，间隙160具有与间隙150相同的宽度d，然本发明不限于此。类似地，间隙
160的宽度d较佳小于2.5微米。基于开口率以及防止漏光的观点而言，间隙160的宽度d更佳为小于1微米。值得一提的是，第一分支部114与数据线DL之间的间隙160可为0微米，甚至第一分支部114与数据线DL可以重叠。特别的是，在本实施例中，第二分支部124与第一分支部
114之间具有间隙170而分离开来。本实施例不限定间隙170的宽度，只要足以使第二分支部
124与第一分支部114彼此电性隔离即可。
[0070] 在本实施例中，共用电极CE的第一下电极CE1与第二下电极CE2为等电位。更具体而言，如图2所示，第一主干部112电性连接至第一接垫116，第二主干部122电性连接至第二接垫126。第一接垫116以及第二接垫126电性连接至共电压Vcom，然本发明不限于此。在本实施例中，此共电压Vcom为直流电电压。
[0071] 请再参照图2，像素电极PE具有彼此相对的第一边缘E1与第二边缘E2以及彼此相对的第三边缘E3以及第四边缘E4。第一主干部112与第一边缘E1重叠设置，而第二主干部122与第二边缘E2重叠设置。两个第一分支部114分别与第三边缘E3以及第四边缘E4重叠设置。两个第二分支部124分别与第三边缘E3以及第四边缘E4重叠设置。
[0072] 更具体而言，第一主干部112与像素电极PE之间以及第一分支部114与像素电极PE之间耦合，以形成上述第一储存电容器C1。第一储存电容器C1具有第一电容值Ca。第二主干部122与像素电极PE之间以及第二分支部124与像素电极PE之间耦合，以形成第二储存电容器C2。第二储存电容器C2具有第二电容值Cb。在本实施例中，Ca/2＜Cb，然本发明不限于此。
[0073] 请参照图3，数据线DL与共用电极CE的第二下电极CE2的第二分支部124之间设置有栅绝缘层(gate insulating layer)GI，以使数据线DL与第二分支部124彼此电性隔离。栅绝缘层GI的材料例如是包括无机材料、有机材料或上述的组合。无机材料例如是包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)或上述至少二种材料的堆叠层，然本发明不限于此。此外，数据线DL上方以及像素结构PE下方设置有绝缘层PV。绝缘层PV的材料例如是包括无机材料、有机材料或上述的组合。无机材料例如是包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)或上述至少二种材料的堆叠层，然本发明不限于此。
[0074] 在上述的单一像素结构中，共用电极分成两个部分以分别同一个像素电极耦合而形成两个储存电容器。换言之，上述两个储存电容器中的两个共用电极是共同使用同一个像素电极作为上电极。上述的像素结构的设计可避免数据线对共用电极的串扰现象产生，进而可使显示面板的显示品质获得改善。
[0075] 图5为依照本发明另一实施例的像素结构的上视示意图。请参照图5，像素结构100a与图2的像素结构100相似，因此相似或相同的构件以相似或相同的元件符号表示，且不再重复说明。像素结构100a与像素结构100主要的差异在于，像素结构100a的第一主干部
112以及第二主干部122连接在一起，并共同通过接垫116a电性连接至共电压Vcom。换言之，第一主干部112以及第二主干部122延伸至显示面板的周边区域之后，会通过走线的设置而连接在一起，并共同连接至接垫116a，共电压Vcom则是通过接垫116a而传输至第一主干部
112以及第二主干部122。
[0076] 图6为依照本发明另一实施例的像素结构的上视示意图。请参照图6，本实施例的像素结构200与图2的像素结构100类似，因此相同或相似的构件以相同或相似的元件符号表示，且不再重复说明。在本实施例中，主动元件T’包括第一驱动元件T1及第二驱动元件T2。第一驱动元件T1及第二驱动元件T2与主动元件T相似，其例如是薄膜晶体管。第一驱动元件T1与扫描线SL1以及数据线DL电性连接，且第二驱动元件T2也与扫描线SL1以及数据线DL电性连接。更详细而言，第一驱动元件T1包括栅极G、通道层CH、源极S1以及漏极D1。栅极G与扫描线SL1电性连接。通道层CH位于栅极G上方。源极S1以及漏极D1位于通道CH上方。源极S1与数据线DL电性连接。第二驱动元件T2包括栅极G、通道层CH、源极S2以及漏极D2。栅极G与扫描线SL1电性连接。通道层CH位于栅极G上方。源极S2以及漏极D2位于通道CH上方。源极S2也与数据线DL电性连接。在本实施例中，第一驱动元件T1以及第二驱动元件T2共用同一个栅极G并且共用同一个通道层CH。
[0077] 像素结构200与图2的像素结构100的主要差异在于，像素结构200的像素电极可分为主像素电极PEm与次像素电极PEs，且像素结构200的共用电极可分为主共用电极CEm与次共用电极CEs。如此一来，本实施例的像素结构200可用于降低显示面板的色偏(color washout)现象。主像素电极PEm及次像素电极PEs分别与主动元件T电性连接。更详细而言，主像素电极PEm可通过接触窗W2与第二驱动元件T2的漏极D2直接接触，而次像素电极PEs可通过接触窗W1与第一驱动元件T1的漏极D1直接接触。
[0078] 如图6所示，像素结构200更包括分享开关元件T3。分享开关元件T3与扫描线SL2电性连接。分享开关元件T3包括栅极G3、通道层CH’、源极S3以及漏极D3。栅极G3与扫描线SL2电性连接。通道层CH’位于栅极G3上方。源极S3以及漏极D3位于通道层CH’上方。在本实施例中，分享开关元件T3是以底部栅极型薄膜晶体管为例来说明，但本发明不限于此。根据其他实施例，分享开关元件T3也可是以顶部栅极型薄膜晶体管。
[0079] 此外，在本实施例中，分享开关元件T3是与次像素电极PEs电性连接。更详细来说，如图6所示，分享开关元件T3的源极S3可通过接触窗W3直接与次像素电极PEs电性接触。
[0080] 在本实施例的像素结构200中，主共用电极CEm与主像素电极PEm重叠设置，故主共用电极CEm可与主像素电极PEm耦合，以形成第一主储存电容器Cm1以及第二主储存电容器Cm2。类似地，次共用电极CEs与次像素电极PEs重叠设置，故次共用电极CEs可与次像素电极PEs耦合，以形成第一次储存电容器Cs1以及第二次储存电容器Cs2。值得一提的是，第一主储存电容器Cm1以及第二主储存电容器Cm2共同使用主像素电极PEm作为主上电极，且第一次储存电容器Cs1以及第二次储存电容器Cs2共同使用次像素电极PEs作为次上电极。如图6所示，主共用电极CEm包括第一主储存电容器Cm1的第一主下电极CEm1及第二主储存电容器Cm2的第二主下电极CEm2。类似地，次共用电极CEs包括第一次储存电容器Cs1的第一次下电极CEs1及第二次储存电容器Cs2的第二次下电极CEs2。
[0081] 更具体而言，第一主干部212与主像素电极PEm之间以及第一分支部214与主像素电极PEm之间耦合，以形成上述第一主储存电容器Cm1。第一主储存电容器Cm1具有第一电容值Ca。第二主干部222与主像素电极PEm之间以及第二分支部224与主像素电极PEm之间耦合，以形成上述第二主储存电容器Cm2。第二主储存电容器Cm2具有第二电容值Cb。在本实施例中，Ca/2＜Cb，然本发明不限于此。类似地，第三主干部232与次像素电极PEs之间以及第三分支部234与次像素电极PEs之间耦合，以形成上述第一次储存电容器Cs1。第一次储存电容器Cs1具有第三电容值Cc。第四主干部242与次像素电极PEs之间以及第四分支部244与次像素电极PEs之间耦合，以形成上述第二次储存电容器Cs2。第二次储存电容器Cs2具有第四电容值Cd。在本实施例中，Cc/2＜Cd，然本发明不限于此。
[0082] 除此之外，本实施例的像素结构200还包括第三储存电容器C3。第三储存电容器C3与分享开关元件T3电性连接。更详细来说，第三储存电容器C3包括第三上电极TE以及第三下电极BE。第三上电极TE与分享开关元件T3的漏极D3电性连接(例如是直接电性接触)，而第三下电极BE则是电性连接至共电压Vcom。根据本实施例，第三下电极BE是通过第二次储存电容器Cs2的第二次下电极CEs2而电性连接至共电压Vcom。
[0083] 第一主下电极CEm1包括第一主干部212以及至少一第一分支部214。第一主干部212沿扫描线SL方向设置；在本实施例中，第一主干部212与扫描线SL平行设置。第一分支部
214沿数据线DL方向设置；在本实施例中，第一分支部214与第一主干部212连接且与数据线DL平行设置。此外，第一分支部214位于主像素结构PEm与数据线DL之间。第二主下电极CEm2包括第二主干部222以及至少一第二分支部224。第二主干部222沿扫描线SL方向设置；在本实施例中，第二主干部222与扫描线SL平行设置。第一主干部212以及第二主干部222电性连接至共电压Vcom。第二分支部224沿数据线DL方向设置；在本实施例中，第二分支部224与第二主干部222连接且与数据线DL平行设置。第二分支部224位于主像素结构PEm与数据线DL之间。特别的是，在本实施例中，第二分支部224与第一分支部214具有间隙270而分离开来。
本实施例不限定间隙270的宽度，只要足以使第二分支部224与第一分支部214彼此电性隔离即可。
[0084] 类似地，在本实施例中，第一次下电极CEs1包括第三主干部232以及至少一第三分支部234。第三主干部232与扫描线SL平行设置。第三分支部234与第三主干部232连接且与数据线DL平行设置。此外，第三分支部234位于次像素结构PEs与数据线DL之间。第二次下电极CEs2包括第四主干部242以及至少一第四分支部244。第四主干部242与扫描线SL平行设置。第三主干部232以及第四主干部242电性连接至共电压Vcom。第四分支部244与第四主干部242连接且与数据线DL平行设置。第四分支部244位于次像素结构PEs与数据线DL之间。特别的是，在本实施例中，第四分支部244与第三分支部234之间具有间隙370而分离开来。本实施例不限定间隙370的宽度，只要足以使第三分支部234与第四分支部244彼此电性隔离即可。
[0085] 如图6所示，第一主干部212、第二主干部222、第三主干部232以及第四主干部242皆横跨数据线DL，以与数据线DL局部地重叠。值得一提的是，第一分支部214、第二分支部224、第三分支部234以及第四分支部244与数据线DL之间具有间隙250。在本实施例中，间隙
250的宽度d2较佳小于2.5微米。基于开口率以及防止漏光的观点而言，间隙250的宽度d2更佳为小于1微米。值得一提的是，间隙250可为0微米，甚至第一分支部214、第二分支部224、第三分支部234以及第四分支部244与数据线DL之间可以重叠。
[0086] 主像素电极PEm具有彼此相对的第一边缘E1与第二边缘E2以及彼此相对的第三边缘E3以及第四边缘E4。第一主干部212以及第二主干部222分别与第一边缘E1以及第二边缘E2重叠设置，且第一分支部214以及第二分支部224分别与第三边缘E3以及第四边缘E4重叠设置。次像素电极PEs具有彼此相对的第五边缘E5与第六边缘E6以及彼此相对的第七边缘E7以及第八边缘E8。第三主干部232以及第四主干部242分别与第五边缘E5以及第六边缘E6重叠设置。第三分支部234以及第四分支部244分别与第七边缘E7以及第八边缘E8重叠设置。
[0087] 在本实施例中，主共用电极CEm与次共用电极CEs为等电位。更具体而言，主共用电极CEm的第一主干部212电性连接至第一接垫216，主共用电极CEm的第二主干部222电性连接至第二接垫226，次共用电极CEs的第三主干部232电性连接至第三接垫236，次共用电极CEs的第四主干部242电性连接至第四接垫246。第一接垫216、第二接垫226、第三接垫236以及第四接垫246电性连接至共电压Vcom，然本发明不限于此。
[0088] 图7为依照本发明另一实施例的像素结构的上视示意图。请参照图7，像素结构200a与像素结构200相似，因此相似或相同的构件以相似或相同的元件符号表示，且不再重复说明。像素结构200a与像素结构200主要的差异在于，像素结构200a的第一主干部212、第二主干部222、第三主干部232以及第四主干部242连接在一起，并共同通过接垫216a电性连接至共电压Vcom。换言之，第一主干部212、第二主干部222、第三主干部232以及第四主干部
242延伸至显示面板的周边区域之后，会通过走线的设置而连接在一起，并共同连接至接垫
216a，共电压Vcom则是通过接垫216a而传输至第一主干部212、第二主干部222、第三主干部
232以及第四主干部242。
[0089] 图8为现有像素结构的共电压变异曲线图。图9为依照本发明一实施例的像素结构的共电压变异曲线图。图9的共电压变异曲线图是以图2的像素结构来量测，图8的共电压变异曲线图像素结构则是以图10的现有像素结构来做量测。图10的现有像素结构与图2的像素结构不同之处在于现有像素结构并未采用两个共用电极的设计。请同时参照图8与图9，纵轴为共电压变异(mV)，横轴为时间变异(μS)。由图8与图9的结果可知，相较于现有像素结构的共电压变异，依照本发明一实施例的像素结构的共电压变异较小。如此一来，依照本发明一实施例的显示面板的显示品质可获得改善。
[0090] 综上所述，在本发明的像素结构中，共用电极与像素电极耦合而形成两个储存电容器。两个储存电容器中的共用电极共同使用像素电极作为上电极。如此一来，本发明的像素结构可避免数据线对共用电极的串扰现象产生，进而可使显示面板的显示品质获得改善。
[0091] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。
