发明公开了一种多通道DVI图像融合校正控制主机。由ARM CPU为管理中心，FPGA为图像处理单元，多路高分辨率DVI图像采集，严格并行，同步多路图像融合输出。主机设有1个ARM CPU主板、4个通道板。通道板内部包含数字图像处理电路的FPGA可编程逻辑器件、双链路DVI输入模块、双链路DVI输出模块、QDR2数据存取模块、DDR2数据存取模块。各部件分布在ARM核心板、主板及4个并行运行的通道板上。ARM核心板、通道板通过板间连接器与主板连接。主机之间可通过级联口扩展通道数。本发明有效克服传统PC计算集群价格昂贵、输出内容的同步实时性不能完全一致的缺点。嵌入式的FPGA图像处理单元有效缩小空间占用，双链路DVI输出图像分辨率高，可用不同变换参数表适应不同的投影屏幕。
1.一种多通道DVI图像融合校正控制主机，其特征在于：
校正控制主机由ARM CPU为管理中心，高性能FPGA为图像处理单元，多路高分辨率DVI图像采集，实现图像像素级的几何、色彩校正，按严格并行同步方式实现多路图像无缝连接，融合输出；针对实际的工程项目需求，确定项目所需的通道数目n，配置与通道数目相同的n个FPGA板及其FPGA板上部件，并行处理n个DVI通道采集的图像；FPGA数字图像处理单元为FPGA可编程逻辑器件内部电路，完成高分辨率数字图像数据处理工作任务和n个通道同步控制任务；ARM CPU总线接口模块用来实现与ARM进行数据通信，用户通过在ARM上编程来实现对FPGA的控制和传输数据；在处理过程中，给各个投影通道图像处理器配置适用不同异形屏幕的变换参数表，以适应不同的异形投影屏幕的要求；
校正控制主机由包含有ARM CPU总线接口模块、FPGA可编程逻辑器件、DVI输入模块、DVI输出模块、QDR2数据存取模块、DDR2数据存取模块构成，FPGA可编程逻辑器件内部包含有数字图像处理单元；ARM CPU模块设置在ARM核心板上，FPGA可编程逻辑器件、DVI输入模块、DVI输出模块、QDR2数据存取模块、DDR2数据存取模块设置在通道FPGA板上，DVI输入模块安装在通道FPGA板DVI输入口(9)上，DVI输出模块安装在通道FPGA板DVI输出口(8)上；
ARM核心板通过板间连接器(18)与主板连接，通道FPGA板通过板间连接器(21)及其铜螺柱支架(17)与主板连接；主板上配置与ARM和FPGA可编程逻辑器件连接的网络接口、级联口、串口和SD卡，主机及各个通道间通过级联口实现级联同步；
所述DVI输入模块为iTMDS A/D，完成与DVI解码芯片的接口逻辑，采样或解码后得到的数字图像数据进行组织后将存储到存储器中；DVI输出模块为iTMDS D/A，包括DVI输出主模块和DVI输出从模块两部分，实现双链路输出，完成将缓存中的数字图像信号输出到DVI编码芯片中，从而使得图像输出至显示器或投影机上；
所述在处理过程中，给各个通道图像处理器配置适用不同异形屏幕的变换参数表，其变换参数表是PC机通过网络接口由ARM传输配置保存到各个通道，然后存储在各个通道的DDR2数据存取模块中；
所述QDR2数据存取模块完成对输入图像以及处理后的输出图像的存取操作，设置2组QDR2控制器存储输入图像数据读写和2组QDR2存储输出图像数据读写，分别存储输入图像数据和输出图像数据读写，4组QDR2控制器两两分组，互不打扰，相互独立的并行工作，最高时钟频率达333MHz；
所述DDR2数据存取模块用来完成DDR2存储器的时序控制，负责存储从ARM中传输过来的变换数表，并且在图像传输过程中，给FPGA内部图像处理单元提供像素点参数，高速实时处理，其最高时钟频率达333MHz。
2.如权利要求1所述的多通道DVI图像融合校正控制主机，其特征在于：所述并行处理n个DVI通道采集图像，其n＝4。
3.如权利要求1所述的多通道DVI图像融合校正控制主机，其特征在于：所述主板上配置与ARM和FPGA可编程逻辑器件连接的网络接口、级联口、串口包括以太网网口(10)，DB9串口(11)，同步信号口(12)，拨码开关(14)，输入级联口(15)，输出级联口(16)，以及外部220V AC电源输入口(19)和开关电源(20)，SD卡设置在SD卡插座(13)上。
4.如权利要求1所述的多通道DVI图像融合校正控制主机，其特征在于：主机之间通过输入级联口(15)，输出级联口(16)级联，扩展通道数，并行处理需要个数的DVI通道采集图像。
多通道DVI图像融合校正控制主机
一、技术领域
[0001] 本发明属电子应用技术领域，涉及多通道图像融合技术，具体是多通道DVI图像融合校正控制主机。二、背景技术
[0002] 目前，针对大型投影显示、LED屏显示的需求，将多台显示通道图像融合为一幅大型场景图像输出的应用场合越来越多。主要针对高分辨率、大视场、异形曲面投影环境，应用于训练中心、指挥控制中心、大型的会议显示屏、金融中心的数据显示环境、制造业控制的可视化、城市管理的可视化环境。
[0003] 大型显示系统目前广泛采用的结构方案是高性能PC联网同步方式，这种结构简洁方便。该显示系统主要由三部分组成：显示部分、运算控制部分、管理配置部分。显示部分为高分辨率投影机或大型LED显示屏；运算控制部分、管理配置部分为高性能GPU显卡及主机PC单元。此类系统对计算机及显卡等硬件性能要求高，GPU显卡成本高。另外，这种联网工作方式，由于网络滞后原因，多通道显示输出内容的同步实时性不能完全一致。三、发明内容
[0004] 本发明的目的是针对现有技术的不足，提供一种图像融合效果好、技术实现方便、所用设备价格低的多通道DVI图像融合校正控制主机。
[0005] 本发明的目的是这样达到的：一种多通道DVI图像融合校正控制主机，其特征在于：
[0006] 控制主机由ARM CPU为管理中心，高性能FPGA为图像处理单元，多路高分辨率DVI图像采集，实现图像像素级的几何、色彩校正，按严格并行同步方式实现多路图像无缝连接，融合输出。针对实际的工程项目需求，确定项目所需的通道数目n，配置与通道数目相同的n个通道FPGA板及其FPGA板上部件，并行处理n个DVI通道采集图像；FPGA数字图像处理单元为FPGA可编程逻辑器件内部电路，完成高分辨率数字图像数据处理工作任务；ARM CPU总线接口模块用来实现与ARM进行数据通信，用户通过在ARM上编程来实现对FPGA的控制和传输数据；在处理过程中，给各个投影通道图像处理器配置适用不同异形屏幕的变换参数表，以适应不同的异形投影屏幕的要求。
[0007] 控制主机由包含有ARM CPU总线接口模块、FPGA可编程逻辑器件、DVI输入模块、DVI输出模块、QDR2数据存取模块、DDR2数据存取模块构成，FPGA可编程逻辑器件内部包含有数字图像处理单元；ARM CPU模块设置在ARM核心板上，FPGA可编程逻辑器件、DVI输入模块、DVI输出模块、QDR2数据存取模块、DDR2数据存取模块设置在通道FPGA板上，DVI输入模块安装在通道FPGA板DVI输出口上，DVI输出模块安装在通道FPGA板DVI输入口上。ARM核心板通过板件连接器与主板连接，FPGA板通过板间连接器及其铜螺柱支架与主板连接。主板上配置与ARM和FPGA可编程逻辑器件连接的网络接口、级联口、串口和SD卡，各个通道间通过级联口实现级联同步。
[0008] 所述并行处理n个DVI通道采集图像，每个主机有4个通道，主机之间可以通过级联口，扩展为通道数n。
[0009] 所述DVI输入模块为iTMDS A/D，完成与DVI解码芯片的接口逻辑，采样或解码后得到的数字图像数据进行组织后将存储到存储器中；DVI输出模块为iTMDS D/A，包括DVI输出主模块和DVI输出从模块两部分，实现双链路输出，完成将缓存中的数字图像信号输出到DVI编码芯片中，从而使得图像输出至显示器或投影机上。
[0010] 所述在处理过程中，给各个投影通道图像处理器配置适用不同异形屏幕的变换参数表，其变换参数表是PC机通过网络接口由ARM存储在本地，并在工作过程中传输配置到各个通道，存储到各个通道的DDR2数据存取模块中。
[0011] 所述QDR2数据存取模块完成对输入图像以及处理后的输出图像的存取操作，采用分别存储输入图像数据和输出图像数据读写的方式，设置2组QDR2控制器存储输入图像数据读写和2组QDR2存储输出图像数据读写，4组QDR2控制器两两分组，互不打扰，相互独立的并行工作，最高时钟频率达333MHz。
[0012] 所述DDR2数据存取模块用来完成DDR2存储器的时序控制，负责存储从ARM中传输过来的变换数表，并且在图像传输过程中，给FPGA内部图像处理单元提供像素点参数，高速实时处理，其最高时钟频率达333MHz。
[0013] 所述主板上配置与ARM和FPGA可编程逻辑器件连接的网络接口、级联口、串口包括以太网网口，DB9串口，同步信号口，拨码开关，输入级联口，输出级联口，以及外部220V AC电源输入口和开关电源，SD卡设置在SD卡插座上。
[0014] 主机之间通过输入级联口，输出级联口级联，扩展通道数，并行处理需要个数的DVI通道采集图像。
[0015] 本发明的积极效果是：
[0016] 1、主机能够有效的克服传统的大屏幕显示系统中PC计算集群价格昂贵的缺点，同时克服PC联网带来的因网络滞后原因所引起的多通道显示输出内容的同步实时性不能完全一致的问题，图像融合效果好。
[0017] 2、本机采用的FPGA数字图像处理单元为FPGA可编程逻辑器件内部电路，作为嵌入式设备，它能有效的缩小空间的占用，方便扩展；另外，只要给图像处理器配置适用不同异形屏幕的变换参数表，图像系统就能适应不同的异形投影屏幕，适应性强，图像融合校正质量高。本机支持预存多张变换参数表，可选择其中之一配置使用。
[0018] 3、主机各通道FPGA采用主机级联实现刷新同步信号的控制，这种用硬件来实现同步信号的控制方式，使图像内容的刷新同步得到很好的改善。
[0019] 4、可根据实际的工程项目需求，确定项目所需的投影通道数目，并行处理所需DVI通道采集图像。
[0020] 5、高分辨率图像双链路DVI输入和DVI输出使融合校正效果大幅提升。分辨率最高达2560×1600，还支持1920×1200，1400×105060Hz等分辨率。四、附图说明
[0021] 图1是本多通道DVI图像融合校正控制主机结构框图。
[0022] 图2是本多通道DVI图像融合校正控制主机各部件安装示意图。图中仅显示机箱两侧的2块FPGA通道板，另外还有两块通道板，用……表示。
[0023] 图3是本多通道DVI图像融合校正控制主机外观正面图。
[0024] 图4是本多通道DVI图像融合校正控制主机外观背面图。
[0025] 图中，1、主机机箱；2、主板；3、ARM核心板；4、FPGA通道板；5、指示灯电路板；6、26芯排线电缆；7、指示灯IO扩展口；8、某FPGA通道板DVI输出口；9、某FPGA通道板DVI输入口；10、以太网网口；11、DB9串口；12、同步信号口；13、SD卡插座；14、拨码开关；15、输入级联口；16、输出级联口；17、FPGA通道板铜螺柱支架；18、ARM核心板与主板的板间连接器；19、外部220V AC电源输入口；20、开关电源；21、FPGA通道板与底板连接器。五、具体实施方式
[0026] 附图给出了一个具体实施例。
[0027] 本校正控制主机的各个部件安装在机箱内，机箱为标准3U机箱，具备风冷，传导等散热方式。长×宽×高约为4250×4350×1320(mm)，机箱外壳具备4个安装孔，接地桩。机壳材质采用金属材质外壳，铝质型材。
[0028] 机箱内有主板、ARM核心板、FPGA通道板和灯板。各个部件布局在各板上。ARM CPU模块设置在ARM核心板上，FPGA可编程逻辑器件、DVI输入模块、DVI输出模块、QDR2数据存取模块、DDR2数据存取模块设置在FPGA板上。DVI输入模块安装在FPGA通道板DVI输出口8上，DVI输出模块安装在FPGA通道板DVI输入口9上ARM核心板与主板通过ARM核心板与主板的板件连接器18连接，各个FPGA通道板通过连接器21及其4个铜螺柱支架17与主板连接。
[0029] 本校正控制主机采用4个DVI通道采集图像，因而设有4个FPGA通道板，并行处理4个DVI通道采集图像。
[0030] 本发明可根据需要确定不同屏幕的DVI通道采集图像通道个数，采用级联方式实现主机间及各通道间的刷新同步。主机之间通过输入级联口15，输出级联口16级联，扩展通道数，并行处理需要个数的DVI通道采集图像。
[0031] 本校正控制主机由ARM CPU为管理中心，用户通过在ARM上编程来实现对FPGA的控制和传输数据，ARM核心电路板上的ARM CP负责各个图像通道的参数配置管理及状态监控，同时存储各个通道的校正参数及FPGA的固件配置管理。ARM CPU将从PC机接收到的为各个通道配置的变换参数表并存储至本地的SD卡中，对各个端口进行配置。配置时由ARM传输配置到各个通道，存储在各个通道的DDR2数据存取模块中，以适应不同的异形投影屏幕的要求。同时，ARM CPU响应PC端的各项命令。
[0032] 本校正控制主机以高性能FPGA为图像处理单元，FPGA数字图像处理单元为嵌入在FPGA可编程逻辑器件的内部电路。本实施例采用了4个XILINX芯片，完成4个投影通道的高分辨率数字图像数据处理工作任务，4个通道分别通过主板上板间连接器21连接，并用铜螺柱支架17支撑。主板上的输入级联口15、输出级联口16用采用级联方式实现主机间及各通道间的刷新同步。级联输入接口标识为C_IN，为16芯工业级插件。级联输出接口标识为C_OUT，为16芯工业级插件。
[0033] 本实施例中，DVI输入模块为iTMDS A/D，最大分辨率为2560×1600，60Hz，完成与DVI解码芯片的接口逻辑，采样或解码后得到的数字图像数据进行组织后将存储到存储器中。DVI输出设置双链路输出，有DVI输出主模块和DVI输出从模块两部分，均采用iTMDS D/A，最大分辨率为2560×1600，60Hz，完成将缓存中的数字图像信号输出到DVI编码芯片中，从而使得图像输出至显示器或投影机上。DVI输入模块安装在FPGA通道板DVI输入口9上，DVI输出模块安装在FPGA通道板DVI输出口8上，位于该通道板上边缘侧。DVI输入接口标识为IN1、IN2、IN3、IN4、共4个，符合iTMDS标准。DVI输出接口标识为OUT1、OUT 2、OUT 3、OUT 4共4个，符合iTMDS标准。
[0034] QDR2数据存取模块完成对输入图像以及处理后的输出图像的存取操作。在数据存储上，采用采用分别存储输入图像数据和输出图像数据读写的方式。设置2组QDR2控制器存储输入图像数据读写和2组QDR2存储输出图像数据读写，4组QDR2控制器两两分组，互不打扰，相互独立的并行工作，最高时钟频率达333MHz。
[0035] DDR2数据存取模块用来完成DDR2存储器的时序控制，负责存储从ARM中传输过来的变换数表，并且在需要的时候高速的给数字图像处理模块提供像素点参数，其最高时钟频率达333MHz。设置一组两块64M×16bit，333MHz DDR2模块。
[0036] 在主板上配置与ARM和FPGA可编程逻辑器件连接包括以太网网口10，是主机与PC机交互数据的接口，标识为NET；DB9串口11，主要为调试用，标识为DEBUG；同步信号口12，是本机图像内容的帧同步输出信号，标识为SNYC；SD卡插座，其中SD卡可存储参数表及测试图片，标识为SD；拨码开关14，可设置主机机号，标识为SET；输入级联口15，标识为C_IN；输出级联口16，标识为C_OUT；这些接口均位于主板上边缘侧。另外，主机还设置有外部220V AC电源输入口19和开关电源20。主机外壳正面具有指示灯7个，包括1个电源指示灯，4个通道，每个通道2个工作状态灯，表示各通道输入输出信号是否具备。
[0037] 本校正控制主机各部件配置参见表1。
[0038] 表1
[0039]
[0040] 本主机的典型工作过程如下：主机工作于校正模式，FPGA模块首先将DVI输入模块获取的数据以乒乓缓存且分奇偶行的方式缓存到QDR2_C0、C1中，然后从存储参数表的DDR2中顺序的获取单个像素点参数，并以其中的坐标数据作为地址，从相应的存储图像数据的图像缓存到QDR2_C0、C1中，然后取出所需的像素点数据，再进行像素点与插值系数的乘加运算，并把运算后得到的数据以乒乓存储的方式输出到QDR2_C2、C3缓存中，最后按符合标准的显示分辨率时序，将QDR2_C2、C3中的图像数据通过DVI输出模块，输出到显示器或者投影仪。主机对输入的图像数据不间断的进行处理，实现视频图像的实时处理。
