半导体测试结构

摘要

一种半导体测试结构，包括：衬底，位于衬底上的若干个MOS晶体管和若干个测试焊盘；所述MOS晶体管的第一电极、第二电极和第三电极与测试焊盘电学连接，一个测试焊盘至少与一个MOS晶体管的第一电极、第二电极或第三电极电学连接，且一个MOS晶体管的第一电极、第二电极或第三电极连接的测试焊盘与其他任意一个MOS晶体管的第一电极、第二电极或第三电极电学连接的测试焊盘最多只有一个共用。利用所述半导体测试结构可以在不增加测试焊盘的情况下大幅提高待测试MOS晶体管的数量，从而有利于提高晶片利用率，且测试结果准确。

权利要求

1.一种半导体测试结构，其特征在于，包括：

衬底，位于衬底上的若干个MOS晶体管和若干个测试焊盘；

所述MOS晶体管包括位于衬底表面的栅极和位于栅极两侧的衬底内的源极和漏极，将所述MOS晶体管的栅极、源极和漏极的其中一个作为第一电极，另外两个作为第二电极和第三电极；

所述MOS晶体管的第一电极、第二电极和第三电极与测试焊盘电学连接，一个测试焊盘至少与一个MOS晶体管的第一电极、第二电极或第三电极电学连接，且一个MOS晶体管的第一电极、第二电极或第三电极连接的测试焊盘，与其他任意一个MOS晶体管的第一电极、第二电极或第三电极电学连接的测试焊盘，所述两者的测试焊盘最多只有一个共用；

所述MOS晶体管的数量大于或等于测试焊盘的数量。

2.如权利要求1所述的半导体测试结构，其特征在于，所述半导体衬底与其中一个测试焊盘电学连接。

3.如权利要求1所述的半导体测试结构，其特征在于，所述测试焊盘的数量为25个。

4.如权利要求3所述的半导体测试结构，其特征在于，所述MOS晶体管的数量小于或等于64个。

5.如权利要求4所述的半导体测试结构，其特征在于，所述MOS晶体管分为若干个部分，每一部分的MOS晶体管的数量小于或等于11个，每一部分的所有MOS晶体管的第一电极共用一个测试焊盘，不同部分的MOS晶体管的第一电极电学连接不同的测试焊盘，每一部分的所有MOS晶体管的第二电极、第三电极分别与其余不同的测试焊盘电学连接。

6.如权利要求4所述的半导体测试结构，其特征在于，当所述MOS晶体管的数量为64个时，所述64个MOS晶体管分为8个部分，第一部分包括11个MOS晶体管，第二部分和第三部分包括10个MOS晶体管，第四部分至第七部分包括8个MOS晶体管，第8部分包括1个MOS晶体管；

所述第一部分11个MOS晶体管的第一电极共用第一测试焊盘，且第一部分11个MOS晶体管的第二电极、第三电极分别与第二测试焊盘至第二十三测试焊盘电学连接；所述第二部分10个MOS晶体管的第一电极共用第二测试焊盘，且第二部分10个MOS晶体管的第二电极、第三电极分别与第四测试焊盘至第二十三测试焊盘电学连接；所述第三部分10个MOS晶体管的第一电极共用第三测试焊盘，且第三部分10个MOS晶体管的第二电极、第三电极分别与第四测试焊盘至第二十三测试焊盘电学连接；所述第四部分8个MOS晶体管的第一电极共用第四测试焊盘，且第四部分8个MOS晶体管的第二电极、第三电极分别与第八测试焊盘至第二十三测试焊盘电学连接；所述第五部分8个MOS晶体管的第一电极共用第五测试焊盘，且第五部分8个MOS晶体管的第二电极、第三电极分别与第八测试焊盘至第二十三测试焊盘电学连接；所述第六部分8个MOS晶体管的第一电极共用第六测试焊盘，且第六部分8个MOS晶体管的第二电极、第三电极分别与第八测试焊盘至第二十三测试焊盘电学连接；所述第七部分8个MOS晶体管的第一电极共用第七测试焊盘，且第七部分8个MOS晶体管的第二电极、第三电极分别与第八测试焊盘至第二十三测试焊盘电学连接；所述第八部分的1个MOS晶体管的第一电极与第二十四测试焊盘相连接，且所述MOS晶体管的第二电极、第三电极分别与第八测试焊盘至第二十三测试焊盘中的其中两个电学连接；所述64个MOS晶体管的衬底与第二十五测试焊盘电学连接。

7.如权利要求5或6所述的半导体测试结构，其特征在于，一个MOS晶体管的第二电极、第三电极电学连接两个测试焊盘，同一部分的不同MOS晶体管的第二电极、第三电极不共用测试焊盘，不同部分之间的MOS晶体管的第二电极、第三电极最多只共用一个测试焊盘。

8.如权利要求1所述的半导体测试结构，其特征在于，所述MOS晶体管和测试焊盘位于半导体晶片的切割道区域。

9.如权利要求1所述的半导体测试结构，其特征在于，所述MOS晶体管和测试焊盘位于半导体晶片的芯片区域。

说明书

半导体测试结构

技术领域

[0001] 本发明涉及半导体测试领域，特别涉及一种半导体测试结构。

背景技术

[0002] 在集成电路系统中，电路设计人员有时需要对系统中的部分电路做电流-电压关系的详细分析，此时需要做晶体管级仿真，建立元器件模型。所述晶体管级仿真通常是对最基本的元器件例如单个MOS晶体管进行电流-电压关系的测试，从而为晶体管级仿真、建立元器件模型提供数据支持。

[0003] 为了精确地建立元器件的模型，希望能测得的数据越多越好，因此在一个测试模块中希望能测得的元器件的数量越多越好。可是由于用于测试元器件电流-电压关系的测试结构的晶片面积总是有限的，因此，如何在有限的晶片面积上放置更多的待测试元器件，已成为业界亟需解决的问题。

[0004] 请参考图1，为现有技术中一种测试结构的结构示意图，所述测试结构包括8个MOS晶体管和25个接触焊盘，所述8个MOS晶体管对应的衬底与一个接触焊盘电学连接，8个MOS晶体管对应的栅极、源极和漏极与另外24个接触焊盘电学连接。当需要对其中一个MOS晶体管进行测试时，对一个MOS晶体管相应的四个接触焊盘施加测试电压，从而获得对应的MOS晶体管的电学参数。但一个所述测试结构只能对8个MOS晶体管进行测试，只能获得8组数据，晶片利用率不高。

发明内容

[0005] 本发明解决的问题是提供一种半导体测试结构，利用相同数量的测试焊盘能测试更多数量的MOS晶体管。

[0006] 为解决上述问题，本发明提供一种半导体测试结构，包括：衬底，位于衬底上的若干个MOS晶体管和若干个测试焊盘；所述MOS晶体管包括位于衬底表面的栅极和位于栅极两侧的衬底内的源极和漏极，将所述MOS晶体管的栅极、源极和漏极的其中一个作为第一电极，另外两个作为第二电极和第三电极；所述MOS晶体管的第一电极、第二电极和第三电极与测试焊盘电学连接，一个测试焊盘至少与一个MOS晶体管的第一电极、第二电极或第三电极电学连接，且一个MOS晶体管的第一电极、第二电极或第三电极连接的测试焊盘与其他任意一个MOS晶体管的第一电极、第二电极或第三电极电学连接的测试焊盘，所述两者的测试焊盘最多只有一个共用。

[0007] 可选的，所述MOS晶体管的数量大于或等于测试焊盘的数量。

[0008] 可选的，所述半导体衬底与其中一个测试焊盘电学连接。

[0009] 可选的，所述测试焊盘的数量为25个。

[0010] 可选的，所述MOS晶体管的数量小于或等于64个。

[0011] 可选的，所述MOS晶体管分为若干个部分，每一部分的MOS晶体管的数量小于或等于11个，每一部分的所有MOS晶体管的第一电极共用一个测试焊盘，不同部分的MOS晶体管的第一电极电学连接不同的测试焊盘，每一部分的所有MOS晶体管的第二电极、第三电极分别与其余不同的测试焊盘电学连接。

[0012] 可选的，当所述MOS晶体管的数量为64个时，所述64个MOS晶体管分为8个部分，第一部分包括11个MOS晶体管，第二部分和第三部分包括10个MOS晶体管，第四部分至第七部分包括8个MOS晶体管，第8部分包括1个MOS晶体管；所述第一部分11个MOS晶体管的第一电极共用第一测试焊盘，且第一部分11个MOS晶体管的第二电极、第三电极分别与第二测试焊盘至第二十三测试焊盘电学连接；所述第二部分10个MOS晶体管的第一电极共用第二测试焊盘，且第二部分10个MOS晶体管的第二电极、第三电极分别与第四测试焊盘至第二十三测试焊盘电学连接；所述第三部分10个MOS晶体管的第一电极共用第三测试焊盘，且第三部分10个MOS晶体管的第二电极、第三电极分别与第四测试焊盘至第二十三测试焊盘电学连接；
所述第四部分8个MOS晶体管的第一电极共用第四测试焊盘，且第四部分8个MOS晶体管的第二电极、第三电极分别与第八测试焊盘至第二十三测试焊盘电学连接；所述第五部分8个MOS晶体管的第一电极共用第五测试焊盘，且第五部分8个MOS晶体管的第二电极、第三电极分别与第八测试焊盘至第二十三测试焊盘电学连接；所述第六部分8个MOS晶体管的第一电极共用第六测试焊盘，且第六部分8个MOS晶体管的第二电极、第三电极分别与第八测试焊盘至第二十三测试焊盘电学连接；所述第七部分8个MOS晶体管的第一电极共用第七测试焊盘，且第七部分8个MOS晶体管的第二电极、第三电极分别与第八测试焊盘至第二十三测试焊盘电学连接；所述第八部分的1个MOS晶体管的第一电极与第二十四测试焊盘相连接，且所述MOS晶体管的第二电极、第三电极分别与第八测试焊盘至第二十三测试焊盘中的其中两个电学连接；所述64个MOS晶体管的衬底与第二十五测试焊盘电学连接。

[0013] 可选的，一个MOS晶体管的第二电极、第三电极电学连接两个测试焊盘，同一部分的不同MOS晶体管的第二电极、第三电极不共用测试焊盘，不同部分之间的MOS晶体管的第二电极、第三电极最多只共用一个测试焊盘。

[0014] 可选的，所述MOS晶体管和测试焊盘位于半导体晶片的切割道区域。

[0015] 可选的，所述MOS晶体管和测试焊盘位于半导体晶片的芯片区域。

[0016] 与现有技术相比，本发明的技术方案具有以下优点：

[0017] 由于所述半导体测试结构的MOS晶体管的第一电极、第二电极和第三电极与测试焊盘电学连接，一个测试焊盘至少与一个MOS晶体管的第一电极、第二电极或第三电极电学连接，且一个MOS晶体管的第一电极、第二电极或第三电极连接的测试焊盘与其他任意一个MOS晶体管的第一电极、第二电极或第三电极电学连接的测试焊盘最多只有一个共用，通过一个测试焊盘与若干个MOS晶体管的第一电极、第二电极或第三电极共用，使得具有特定数量的测试焊盘的情况下，所述半导体测试结构的MOS晶体管的数量变多；由于一个MOS晶体管的第一电极、第二电极或第三电极连接的测试焊盘与其他任意一个MOS晶体管的第一电极、第二电极或第三电极电学连接的测试焊盘最多只有一个共用，因此在对其中一个MOS晶体管进行测试时不会受到其他的MOS晶体管的干扰，使得最终的测试结果准确。

附图说明

[0018] 图1是现有技术的一种测试结构的结构示意图；

[0019] 图2是本发明的一种半导体测试结构的结构示意图；

[0020] 图3是本发明的另一种半导体测试结构的MOS晶体管和测试焊盘的连接关系表。

具体实施方式

[0021] 由于现有的测试结构通常利用测试焊盘对待测试的元器件进行测试，而测试焊盘所占据的晶片面积往往大于一个元器件的晶片面积，特别是当待测试的元器件为MOS晶体管时，目前的MOS晶体管的尺寸通常为纳米级别，而测试焊盘测尺寸通常为微米甚至毫米级别，因此所述测试焊盘的数量和大小决定了整个测试结构占据的晶片面积。即使待测试的MOS晶体管的数量远远大于8个，所述测试结构占据的晶片面积仍不会发生较大的变化，因此需要尽可能地在不提高测试焊盘的数量的前提下提高待测试的MOS晶体管的数量，从而能获得更多的测试数据。

[0022] 为此，本发明提供了一种半导体测试结构，请参考图2，包括：22个待测试的MOS晶体管和25个测试焊盘，为了便于图示，图2中仅示出了5个MOS晶体管和7个测试焊盘；所述22个MOS晶体管的栅极与第一测试焊盘P1相连接；所述22个MOS晶体管的衬底与第二测试焊盘P2相连接；且所述22个MOS晶体管中的每一MOS晶体管的源极与另一MOS晶体管的源极漏极相连接，即第一个MOS晶体管的源极S1与第二个MOS晶体管的漏极D2相连接，第二个MOS晶体管的源极S2与第三个MOS晶体管的源极D3相连接，依次类推；每一个MOS晶体管共用的源极和漏极都与一个测试焊盘电学连接，即第三测试焊盘P3与第一个MOS晶体管的漏极D1相连接，第四测试焊盘P4同时与第一个MOS晶体管的源极S1与第二个MOS晶体管的漏极D2相连接，第五测试焊盘P5同时与第二个MOS晶体管的源极S2、第三个MOS晶体管的漏极D3相连接等。所述半导体测试结构只需要25个测试焊盘就能测试22个MOS晶体管的电学参数，获得22组数据。

[0023] 但由于所述半导体测试结构中的25个MOS晶体管的栅极与同一个测试焊盘P1电学连接，25个MOS晶体管的衬底与同一个测试焊盘P2电学连接，当对其中一个MOS晶体管进行电学参数的测试时，例如对第二个MOS晶体管进行电学参数的测试时，测试电压施加在第二个MOS晶体管的栅极G2、衬底、源极S2和漏极D2上，即施加在第一测试焊盘P1、第二测试焊盘P2、第四测试焊盘P4和第五测试焊盘P5上。但此时所述测试电压也同样施加在第一个MOS晶体管的栅极G1、衬底和源极D1和第三个MOS晶体管的栅极G3、衬底和漏极D3上，所述第一个MOS晶体管和第三个MOS晶体管可能会产生漏电流，可能会影响最终测得的第二个MOS晶体管的电学参数。虽然所述半导体测试结构可以测试22个MOS晶体管，但测试结果不精确。

[0024] 为此，本发明提出了另一种半导体测试结构，包括：衬底，位于衬底上的若干个MOS晶体管和若干个测试焊盘；所述MOS晶体管包括位于衬底表面的栅极和位于栅极两侧的衬底内的源极和漏极，所述MOS晶体管的栅极、源极和漏极的其中一个为MOS晶体管的第一电极，所述MOS晶体管的栅极、源极和漏极中的另外两个为第二电极和第三电极；所述MOS晶体管的第一电极、第二电极和第三电极与测试焊盘电学连接，一个测试焊盘至少与一个MOS晶体管的第一电极、第二电极或第三电极电学连接，且一个MOS晶体管的第一电极、第二电极或第三电极连接的测试焊盘与其他任意一个MOS晶体管的第一电极、第二电极或第三电极电学连接的测试焊盘最多只有一个共用。利用所述半导体测试结构可以在不增加测试焊盘的情况下大幅提高待测试MOS晶体管的数量，从而有利于提高晶片利用率，且测试结果准确。

[0025] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0026] 为了节省晶片面积，所述半导体测试结构通常形成在半导体晶片的切割道区域，所述切割道区域将半导体晶片中的芯片区域相隔开，在后续的晶片切割工艺中，沿着所述切割道区域将半导体晶片切开。由于所述切割道区域后续会被切割，因此不会有其他半导体器件形成在所述切割道区域，且所述半导体测试结构是在封装前进行相应的测试，将所述半导体测试结构形成在切割道区域，即所述半导体测试结构的MOS晶体管和测试焊盘位于半导体晶片的切割道区域，有利于节省芯片面积。且由于受到切割道区域尺寸的限制，所述半导体测试结构的测试焊盘通常不会过多，因此，需要尽可能在不增多测试焊盘的情况下提高待测试的MOS晶体管的数量。在本实施例中，以测试焊盘的数量为25个为例作说明，在其他实施例中，所述测试焊盘的数量也可以为其他合适的值。

[0027] 在其他实施例中，所述半导体测试结构也可以位于半导体晶片中的芯片区域，即所述半导体测试结构的MOS晶体管和测试焊盘位于半导体晶片中的芯片区域。

[0028] 在本实施例中，半导体测试结构包括64个MOS晶体管和25个测试焊盘。在其他实施例中，所述半导体测试结构的MOS晶体管的数量还可以小于64，大于或等于25。本发明的半导体测试结构中的MOS晶体管的数量大于或等于测试焊盘的数量，与现有技术相比大大提高了待测试MOS晶体管的数量，从而有利于提高晶片利用率。

[0029] 请参考图3，为本实施例的半导体测试结构的MOS晶体管和测试焊盘的连接关系表，共包括64个MOS晶体管MOS1～MOS64，25个测试焊盘PAD1～PAD25，表格中的1表示MOS晶体管的其中一个电极与对应的测试焊盘电学连接。

[0030] 所述64个MOS晶体管分为8个部分，第一部分01包括11个MOS晶体管，第二部分02和第三部分03包括10个MOS晶体管，第四部分04至第七部分07包括8个MOS晶体管，第八部分08包括1个MOS晶体管；所述第一部分01中11个MOS晶体管的第一电极共用第一测试焊盘PAD1，且第一部分01中11个MOS晶体管的第二电极、第三电极分别与第二测试焊盘PAD2至第二十三测试焊盘PAD23电学连接；所述第二部分02中10个MOS晶体管的第一电极共用第二测试焊盘PAD2，且第二部分02中10个MOS晶体管的第二电极、第三电极分别与第四测试焊盘PAD4至第二十三测试焊盘PAD23电学连接；所述第三部分03中10个MOS晶体管的第一电极共用第三测试焊盘PAD3，且第三部分03中10个MOS晶体管的第二电极、第三电极分别与第四测试焊盘PAD4至第二十三测试焊盘PAD23电学连接；所述第四部分04中8个MOS晶体管的第一电极共用第四测试焊盘PAD4，且第四部分04中8个MOS晶体管的第二电极、第三电极分别与第八测试焊盘PAD8至第二十三测试焊盘PAD23电学连接；所述第五部分05中8个MOS晶体管的第一电极共用第五测试焊盘PAD5，且第五部分05中8个MOS晶体管的第二电极、第三电极分别与第八测试焊盘PAD8至第二十三测试焊盘PAD23电学连接；所述第六部分06中8个MOS晶体管的第一电极共用第六测试焊盘PAD6，且第六部分06中8个MOS晶体管的第二电极、第三电极分别与第八测试焊盘PAD8至第二十三测试焊盘PAD23电学连接；所述第七部分07中8个MOS晶体管的第一电极共用第七测试焊盘PAD7，且第七部分07中8个MOS晶体管的第二电极、第三电极分别与第八测试焊盘PAD8至第二十三测试焊盘PAD23电学连接；所述第八部分08的1个MOS晶体管的第一电极与第二十四测试焊盘PAD24相连接，且所述MOS晶体管的第二电极、第三电极分别与第八测试焊盘PAD8至第二十三测试焊盘PAD23中的其中两个电学连接；所述64个MOS晶体管的衬底与第二十五测试焊盘PAD25电学连接。

[0031] 在本实施例中，所述MOS晶体管的栅极、源极和漏极的其中一个为MOS晶体管的第一电极，所述MOS晶体管的栅极、源极和漏极中的另外两个为第二电极和第三电极。其中与同一个测试焊盘电学连接的不同MOS晶体管的第一电极可以是MOS晶体管的栅极、源极或漏极。

[0032] 在本实施例中，所述64个MOS晶体管分为8个部分，每一个部分具有一个或多个MOS晶体管，所述不同部分的MOS晶体管的第一电极与不同的测试焊盘电学连接。且每一个MOS晶体管的第二电极、第三电极电学连接两个测试焊盘，同一部分的不同MOS晶体管的第二电极、第三电极不共用测试焊盘，不同部分之间的MOS晶体管的第二电极、第三电极最多只共用一个测试焊盘。

[0033] 在其他实施例中，当所述测试焊盘的数量为25个，但MOS晶体管的数量小于64个时，也可以将所述MOS晶体管分为若干部分，每一部分的MOS晶体管的数量小于或等于11个，每一部分的所有MOS晶体管的第一电极共用一个测试焊盘，不同部分的MOS晶体管的第一电极电学连接不同的测试焊盘，每一部分的所有MOS晶体管的第二电极、第三电极分别与其余不同的测试焊盘电学连接，不同部分之间的MOS晶体管的第二电极、第三电极最多只共用一个测试焊盘。

[0034] 在本实施例中，所述64个MOS晶体管的衬底与一个测试焊盘，即第二十五测试焊盘PAD25电学连接。在其他实施例中，所述64个MOS晶体管的衬底也可以与多个测试焊盘电学连接。

[0035] 由于现有技术的半导体测试结构在具有相同数量的测试焊盘时往往只能测试数量较少的待测试MOS晶体管，往往少于测试焊盘的数量，且为了增加待测试的MOS晶体管的数量，只能采用共享栅极、源极、漏极的方式进行，但由于不同的MOS晶体管同时共享栅极、源极、漏极对应的测试焊盘会影响测试结果的准确性。而本发明实施例的半导体测试结构通过一个测试焊盘与若干个MOS晶体管的第一电极、第二电极或第三电极共用，使得具有特定数量的测试焊盘的情况下，所述半导体测试结构的MOS晶体管的数量变多。同时由于一个MOS晶体管的第一电极、第二电极或第三电极连接的测试焊盘与其他任意一个MOS晶体管的第一电极、第二电极或第三电极电学连接的测试焊盘最多只有一个共用，因此在对其中一个MOS晶体管进行测试时不会受到其他的MOS晶体管的干扰，使得最终的测试结果准确。

[0036] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。