一种沟槽功率MOSFET器件及其制作方法和静电保护结构

摘要

本发明公开了一种沟槽功率MOSFET器件的静电保护结构，所述沟槽功率MOSFET器件的有源区外围的栅极引出端设置区域中，其中一部分区域设置了栅极引出端，另一部分区域设置了若干个静电保护引出端，该静电保护引出端包括至少一对PN结，PN结两端分别与沟槽功率MOSFET器件的源极和栅极连接。另外本发明还公开了带上述静电保护结构的功率MOSFET器件以及制作方法，该静电保护结构无需在沟槽功率MOSFET器件上额外规划出ESD区域，节省了沟槽功率MOSFET器件的面积，降低了成本，制作方法流程简单，节省光刻次数，降低成本，ESD能力可灵活调节。

权利要求

1.一种沟槽功率MOSFET器件的静电保护结构，其特征在于：所述沟槽功率MOSFET器件的有源区外围的栅极引出端设置区域中，其中一部分区域设置了栅极引出端，另一部分区域设置了若干个静电保护引出端，该静电保护引出端包括至少一对PN结，PN结两端分别与沟槽功率MOSFET器件的源极和栅极连接，所述静电保护引出端包括靠近有源区的第一区域和靠近终端区的第二区域，第一区域和第二区域之间为所述PN结，第一区域上设置有源极接触孔，第二区域上设置有栅极接触孔，沟槽功率MOSFET器件的源极金属板设置有伸入源极接触孔内与第一区域连接的源极引脚，沟槽功率MOSFET器件的栅极连接板设置有伸入栅极接触孔内与第二区域连接的栅极引脚。

2.如权利要求1所述的一种沟槽功率MOSFET器件的静电保护结构，其特征在于：静电保护引出端与栅极引出端相互间隔设置。

3.一种沟槽功率MOSFET器件，其特征在于：该沟槽功率MOSFET器件具有权利要求1或2中的静电保护结构。

4.如权利要求3所述的一种沟槽功率MOSFET器件，其特征在于：所述静电保护引出端与单胞沟槽内的栅极多晶硅之间不接触。

5.一种沟槽功率MOSFET器件的制作方法，包括以下步骤：

A、提供具有两个相对表面的第一导电类型半导体基板，该第一导电类型半导体基板包括重掺杂的第一导电类型衬底和轻掺杂的第一导电类型外延层；定义第一导电类型外延层上表面为第一表面；定义第一导电类型衬底下表面为第二表面；

B、从第一表面选择性光刻和刻蚀第一导电类型半导体基板，使其形成有源区的沟槽、终端区的沟槽、栅极引出槽和静电保护引出槽；

C、在第一表面上形成绝缘栅氧化层，有源区的沟槽、终端区的沟槽、栅极引出槽和静电保护引出槽的内壁覆盖有所述绝缘栅氧化层；

D、淀积并刻蚀多晶硅，使有源区的沟槽、终端区的沟槽、栅极引出槽和静电保护引出槽内填满多晶硅；

E、注入第二导电类型杂质并推阱，在有源区、终端区形成第二导电类型深阱区；在静电保护引出槽内的多晶硅上形成第二导电类型区域；

F、选择性注入第一导电类型杂质，在有源区、部分终端区形成第一导电类型注入区；在静电保护引出槽内的多晶硅上的第二导电类型区域形成第一导电类型区域，该第一导电类型区域从静电保护引出槽内的多晶硅的上表面延伸至绝缘栅氧化层，该第一导电类型区域和第二导电类型区域构成了PN结；

G、在经步骤F后的半成品上表面形成绝缘介质层；

H、光刻蚀出栅极引出端处的栅极引出孔、静电保护引出端两端的源极接触孔和栅极接触孔、以及有源区和终端区的接触孔；

I、淀积金属层并刻蚀形成源极金属层、栅极连接板和终端区金属层，源极金属层设置有伸入源极接触孔的引脚，栅极连接板设置有伸入栅极接触孔的引脚；

J、在第二表面上进行淀积漏极金属层作为所述半导体器件的漏极。

6.如权利要求5中所述一种沟槽功率MOSFET器件的制作方法，其特征在于：静电保护引出端和栅极引出端的数目相等且间隔设置。

7.如权利要求6中所述一种沟槽功率MOSFET器件的制作方法，其特征在于：所述栅极引出槽和单胞沟槽相联通；静电保护引出槽和单胞沟槽不联通。

8.如权利要求7中所述一种沟槽功率MOSFET器件的制作方法，其特征在于：所述沟槽功率MOSFET器件的上表面还淀积并光刻钝化层。

说明书

一种沟槽功率MOSFET器件及其制作方法和静电保护结构

技术领域

[0001] 本发明涉及一种带静电保护结构的沟槽功率MOSFET器件同时还涉及该器件的制作方法以及该器件上的静电保护结构。

背景技术

[0002] 功率MOSFET器件的使用和发展已经有多年的历史，可以说在现代电子产业中的应用极其广泛，为了使器件能适应各种复杂的应用环境，人们对器件的性能有了更高的要求，其中抗静电能力是很重要的一项。功率MOSFET器件的ESD损坏经常出现在栅极与源极之间，因为该两极之间的栅氧化层很薄，一般在10nm～200nm的范围内。于是在很长的时间内，在保证器件功能的前提下提高此两极之间的抗静电能力一直是器件开发者努力的方向。

[0003] 现今流行的做法是在原有工艺流程的基础上制作若干组背靠背的PN结结构(此处背靠背的PN结至少为一对)，然后将其并联于功率MOSFET器件的栅极和源极之间。

[0004] 然目前的静电保护结构是在芯片专门规划出某各区域来，通过场氧、淀积并刻蚀多晶硅、离子注入等一系列步骤形成ESD的PN结。规划出的区域一般是位于芯片的栅极区，而栅极区同时还要作为芯片的接线引脚。

[0005] 这种静电保护结构会增大芯片的面积，同时还增加成本。另外这种静电保护结构的制作方法复杂，且需要至少六次光刻，一般流程如下：

[0006] 第一步：生长场氧化层/光刻/刻蚀(光刻版使用1次)，使其形成ESD区域；

[0007] 第二步：沟槽光刻/刻蚀/栅氧化层生长(光刻版使用2次)，这一层为常规流程；

[0008] 第三步：栅极多晶硅的淀积/刻蚀，此步为常规流程，用于填充沟槽，形成有源区的栅极多晶硅。

[0009] 第四步：ESD多晶硅淀积/注入/光刻/刻蚀(光刻版使用3次)，目的是制作出用于形成PN结的多晶硅区域；该多晶硅的淀积厚度与栅极多晶硅的厚度不同，无法共同淀积和刻蚀，因此，栅极多晶硅一般采用化学或者等离子刻蚀，无需光刻版掩盖，而ESD多晶硅得采用光刻版掩盖。

[0010] 第五步：ESD多晶硅选择性注入(形成ESD PN结)(光刻版使用4次)，此步通常和常规流程源极区的注入共用光刻版，同时形成。

[0011] 第六步：接触孔光刻/刻蚀(光刻版使用5次)，这一层为常规流程。

[0012] 第七步：金属层光刻/刻蚀(光刻版使用6次)，这一层为常规流程。

[0013] 当然，有些高压器件还需要钝化层保护，光刻版数就为7次。可见这种做法为实现ESD结构，在常规MOSFET的基础上增加了两次的光刻，成本增加较多。

发明内容

[0014] 本发明所要解决的技术问题是：提供一种沟槽功率MOSFET器件的静电保护结构，该静电保护结构无需在沟槽功率MOSFET器件上额外规划出ESD区域，节省了沟槽功率MOSFET器件的面积，降低了成本。

[0015] 另外发明所要解决的另一技术问题是：提供一种沟槽功率MOSFET器件，该功率MOSFET器件无需额外规划出ESD区域，节省了沟槽功率MOSFET器件的面积，降低了成本。

[0016] 另外本发明所要解决的第三个技术问题是：提供一种沟槽功率MOSFET器件制作方法，该制作方法在常规工艺的基础上减少两次光刻形成静电保护结构，简化了工艺流程，降低了制作成本。

[0017] 为解决上述第一个技术问题，本发明的技术方案是：一种沟槽功率MOSFET器件的静电保护结构，所述沟槽功率MOSFET器件的有源区外围的栅极引出端设置区域中，其中一部分区域设置了栅极引出端，另一部分区域设置了若干个静电保护引出端，该静电保护引出端包括至少一对PN结，PN结两端分别与沟槽功率MOSFET器件的源极和栅极连接。所述静电保护引出端与单胞沟槽内的栅极多晶硅之间不接触。

[0018] 作为一种优选的方案，静电保护引出端包括靠近有源区的第一区域和靠近终端区的第二区域，第一区域和第二区域之间为所述PN结，第一区域上设置有源极接触孔，第二区域上设置有栅极接触孔，沟槽功率MOSFET器件的源极金属板设置有伸入源极接触孔内与第一区域连接的源极引脚，沟槽功率MOSFET器件的栅极连接板设置有伸入栅极接触孔内与第二区域连接的栅极引脚。

[0019] 作为一种优选的方案，静电保护引出端与栅极引出端相互间隔设置。

[0020] 另外本发明还公开了一种沟槽功率MOSFET器件，该沟槽功率MOSFET器件具有上述的静电保护结构。

[0021] 另外本发明还公开了一种沟槽功率MOSFET器件的制作方法，包括以下步骤：

[0022] A、提供具有两个相对表面的第一导电类型半导体基板，该第一导电类型半导体基板包括重掺杂的第一导电类型衬底和轻掺杂的第一导电类型外延层；定义第一导电类型外延层上表面为第一表面；定义第一导电类型衬底下表面为第二表面；

[0023] B、从第一表面选择性光刻和刻蚀第一导电类型半导体基板，使其形成有源区的沟槽、终端区的沟槽、栅极引出槽和静电保护引出槽；

[0024] C、在第一表面上形成绝缘栅氧化层，有源区的沟槽、终端区的沟槽、栅极引出槽和静电保护引出槽的内壁覆盖有所述绝缘栅氧化层；

[0025] D、淀积并刻蚀多晶硅，使有源区的沟槽、终端区的沟槽、栅极引出槽和静电保护引出槽内填满多晶硅；

[0026] E、注入第二导电类型杂质并推阱，在有源区、终端区形成第二导电类型深阱区；在静电保护引出槽内的多晶硅上形成第二导电类型区域；

[0027] F、选择性注入第一导电类型杂质，在有源区、部分终端区形成第一导电类型注入区；在静电保护引出槽内的多晶硅上的第二导电类型区域形成第一导电类型区域，该第一导电类型区域从静电保护引出槽内的多晶硅的上表面延伸至绝缘栅氧化层，该第一导电类型区域和第二导电类型区域构成了PN结；

[0028] G、在经步骤F后的半成品上表面形成绝缘介质层；

[0029] H、光刻蚀出栅极引出端处的栅极引出孔、静电保护引出端两端的源极接触孔和栅极接触孔、以及有源区和终端区的接触孔；

[0030] I、淀积金属层并刻蚀形成源极金属层、栅极连接板和终端区金属层，源极金属层设置有伸入源极接触孔的引脚，栅极连接板设置有伸入栅极接触孔的引脚；

[0031] J、在第二表面上进行淀积漏极金属层作为所述半导体器件的漏极。

[0032] 其中，静电保护引出端和栅极引出端的数目相等且间隔设置。

[0033] 其中，所述栅极引出槽和单胞沟槽相联通；静电保护引出槽和单胞沟槽不联通。

[0034] 其中，所述沟槽功率MOSFET器件的上表面还淀积并光刻钝化层。

[0035] 采用了上述技术方案后，本发明的效果是：该静电保护结构设置在部分栅极引出端的设置区域上，无需额外规划出ESD区域，减小了器件的面积，从而可降低成本；同时带有这种静电保护结构的沟槽功率MOSFET器件的制作方法中，减少了两次光刻，简化了工艺流程，降低了成本。

附图说明

[0036] 下面结合附图和实施例对本发明进一步说明。

[0037] 图1是本发明实施例的结构俯视图；

[0038] 图2是本发明实施例中静电保护引出端的结构俯视图；

[0039] 图3是发明实施例中未带有静电保护结构的栅极引出端的结构俯视图；

[0040] 图4是图2在A-A处的结构剖视图；

[0041] 图5是经过步骤A后的栅极引出端的结构剖视图；

[0042] 图6是经过步骤B后的栅极引出端的结构剖视图；

[0043] 图7是经过步骤C后的栅极引出端的结构剖视图；

[0044] 图8是经过步骤D后的栅极引出端的结构剖视图；

[0045] 图9是经过步骤E后的栅极引出端的结构剖视图；

[0046] 图10是经过步骤F后的栅极引出端的结构剖视图；

[0047] 图11是经过步骤G后的栅极引出端的结构剖视图；

[0048] 图12是经过步骤H后的栅极引出端的结构剖视图；

[0049] 附图中：1.终端区；2.有源区；21.单胞沟槽；22.静电保护引出端；221.第一区域；222.第二区域；223.PN结；224.栅极接触孔；225.源极接触孔；23.栅极连接板；24.栅极引出端；3.栅极打线区域；4.源极金属层；5.第一导电类型衬底；6.第一导电类型外延层；7.绝缘栅氧化层；8.静电保护引出槽；9.静电保护引出槽内的多晶硅；10.第二导电类型区域；11.第一导电类型区域；12.绝缘介质层；13.第二导电类型深阱区；14.漏极金属板。

具体实施方式

[0050] 下面通过具体实施例对本发明作进一步的详细描述。

[0051] 如图1、2、3、4所示，一种沟槽功率MOSFET器件的静电保护结构，所述沟槽功率MOSFET器件的有源区外围的栅极引出端24设置区域中，其中一部分区域设置了栅极引出端24，另一部分区域设置了若干个静电保护引出端22，该静电保护引出端22包括至少一对PN结，PN结两端分别与沟槽功率MOSFET器件的源极和栅极连接，PN对的数量与器件的栅极耐压水平和ESD能力要求相关。

[0052] 本实施例中，静电保护结构形成了N-P-N-P-N的结构，静电保护引出端22包括靠近有源区2的第一区域221和靠近终端区1的第二区域222，第一区域221和第二区域222之间为所述PN结223，第一区域221为N型掺杂的多晶硅；第二区域222也为N型掺杂的多晶硅，而在第一区域221和第二区域222之间形成两个P型掺杂的多晶硅区域；第一区域221上设置有源极接触孔225，第二区域222上设置有栅极接触孔224，沟槽功率MOSFET器件的源极金属板设置有伸入源极接触孔225内与第一区域221连接的源极引脚，沟槽功率MOSFET器件的栅极连接板23设置有伸入栅极接触孔224内与第二区域222连接的栅极引脚。

[0053] 而沟槽功率MOSFET器件中的外围排列有多个栅极引出端24和多个静电保护引出端22，而栅极引出端24和静电保护引出端22相互间隔设置，当然静电保护引出端22和正常的沟槽功率MOSFET器件的栅极引出端24的个数比可以根据ESD的大小需求而灵活变动。通常两者数目相等且间隔排布即可。而静电保护引出端22的宽度也可以灵活调节以控制承受ESD的能力。

[0054] 另外本发明还公开了一种沟槽功率MOSFET器件，该沟槽功率MOSFET器件具有上述所描述的静电保护结构，另外，该沟槽功率MOSFET器件包括有源区2和终端区1，有源区2内设置有若干个相互贯通的单胞沟槽21，单胞沟槽21的内壁生长有绝缘栅氧化层7，该单胞沟槽21内设置有多晶硅并联成整体；第一导电类型外延层6的上部设置有第二导电类型深阱区13，所述单胞沟槽21穿过所述第二导电类型深阱区13进入第一导电类型外延层6内，位于有源区2的第二导电类型深阱区13的上部设置有与单胞沟槽21外壁接触的第一导电类型注入层；单胞沟槽21的两侧设置有源极引出槽或若干个源极引出孔，所述有源区2内覆盖有源极金属板，源极金属板设置有从绝缘介质层表面伸入到若干个源极引出孔内的插脚，该插脚贯穿第一导电类型注入层且伸入到第二导电类型深阱区；所述源极金属板形成所述MOS器件的源极。所述的有源区2的外围设置有栅极连接板23，有源区2的外围设置有多个与单胞沟槽21内的多晶硅连接的栅极引出端24，该栅极引出端24与所述栅极连接板23连接构成MOS器件的栅极，而栅极连接板23连接到一个区域作为器件的栅极打线区域3。

[0055] 如图5至图12所示，本发明实施例中还公开了一种沟槽功率MOSFET器件的制作方法，包括以下步骤：

[0056] A、如图5所示，提供具有两个相对表面的第一导电类型半导体基板，该第一导电类型半导体基板包括重掺杂的第一导电类型衬底5和轻掺杂的第一导电类型外延层6；定义第一导电类型外延层6上表面为第一表面；定义第一导电类型衬底5下表面为第二表面；其中，第一导电类型为N型，那么相应的第二导电类型则为P型，当然，根据沟槽功率MOSFET器件的特性可以将第一导电类型和第二导电类型互换。第一导电类型衬底5为N+，第一导电类型外延层6为N-，第一导电类型外延层6的杂质浓度小于第一导电类型衬底5的浓度。

[0057] B、如图6所示，从第一表面选择性光刻和刻蚀第一导电类型半导体基板，使其形成有源区2的沟槽、终端区1的沟槽、栅极引出槽和静电保护引出槽8；该刻槽的步骤与常规方法一致，需要进行一次光刻。

[0058] C、如图7所示，在第一表面上形成绝缘栅氧化层7，有源区2的沟槽、终端区1的沟槽、栅极引出槽和静电保护引出槽8的内壁覆盖有所述绝缘栅氧化层7；同样，该步骤为常规流程，但，静电保护引出槽8与有源区2的沟槽、终端区1的沟槽的绝缘栅氧化层7同步形成，绝缘栅氧化层7一般采用热生长的方式形成。

[0059] D、如图8所示，淀积并刻蚀多晶硅，使有源区2的沟槽、终端区1的沟槽、栅极引出槽和静电保护引出槽8内填满多晶硅；多晶硅的刻蚀采用化学刻蚀或者等离子刻蚀。

[0060] E、如图9所示，注入第二导电类型杂质并推阱，在有源区2、终端区1形成第二导电类型深阱区；在静电保护引出槽8内的多晶硅9上形成第二导电类型区域10；那么静电保护引出槽8内的多晶硅9全部成为P型，该静电保护引出槽8内的多晶硅9的第二导电类型杂质注入与常规MOSFET器件的P阱区同时形成，无需光刻。

[0061] F、如图10所示，选择性注入第一导电类型杂质，在有源区2、部分终端区1形成第一导电类型注入区；在静电保护引出槽8内的多晶硅9上的第二导电类型区域10形成第一导电类型区域11，该第一导电类型区域11从静电保护引出槽8内的多晶硅9的上表面延伸至绝缘栅氧化层7，该第一导电类型区域11和第二导电类型区域10构成了PN结223；其中，静电保护引出槽8内的第二导电类型区域10中需要选择性注入第一导电类型杂质形成PN结223，而常规的MOSFET器件也要选择性注入第一导电类型杂质形成源极区，因此，可共用光刻板，光刻总次数2次。

[0062] G、如图11所示，在经步骤F后的半成品上表面形成绝缘介质层，该绝缘介质层一般为二氧化硅层，形成方式为淀积，工艺与常规的一致。

[0063] H、如图12所示，光刻蚀出栅极引出端24处的栅极引出孔，静电保护引出端22两端的栅极接触孔224和源极接触孔225、以及有源区2和终端区1的接触孔(光刻总次数3次)，该步骤为常规步骤；

[0064] I、淀积金属层并刻蚀形成源极金属层4、栅极连接板23和终端区1金属层，源极金属层4设置有伸入源极接触孔225的引脚，栅极连接板23设置有伸入栅极接触孔224的引脚(光刻总次数4次)；

[0065] J、如图4所示，在第二表面上进行淀积漏极金属层作为所述半导体器件的漏极。

[0066] 其中，带PN结223的静电保护引出端22与栅极引出端24的数目相等且间隔设置。

[0067] 其中，所述栅极引出槽和单胞沟槽21相联通；静电保护引出槽8和单胞沟槽21不联通。

[0068] 其中，所述沟槽功率MOSFET器件的上表面还淀积并光刻钝化层(未画出)，钝化层的形成也需要一次光刻，那么总次数为5次。

[0069] 综上所述，本发明实施例中的沟槽功率MOSFET器件的静电保护结构的形成方法并不需要额外增加步骤，也不需要有源区2和终端区1的形成步骤迁就ESD的形成，简单的说，该ESD步骤可在有源区2和终端区1的形成过程中形成，那么整个制作流程简单，节省了两次光刻，降低了成本，同时带ESD结构的静电保护引出端22的个数可根据防静电要求而灵活调整，带ESD结构的静电保护引出端22的宽度也可以灵活调节以控制承受ESD的能力，与目前的普通结构相比，栅极打线区域面积减小，无需额外增加ESD区域，减少了器件面积，确保了良好的防静电能力。

[0070] 以上所述实施例仅是对本发明的优选实施方式的描述，不作为对本发明范围的限定，在不脱离本发明设计精神的基础上，对本发明技术方案作出的各种变形和改造，均应落入本发明的权利要求书确定的保护范围内。