一种双栅电极的半导体器件其制造方法及应用

摘要

本发明公开了一种双栅电极的半导体器件其制造方法及应用，衬底区上右侧底设有漏掺杂区，沟道上衬底进行表面处理而形成一层陷阱层，陷阱层上设有一栅介质绝缘层，栅介质绝缘层上有第一栅电极端金属层和第二栅电极端金属层，第一栅电极端金属层和第二栅电极端金属层之间设有电极隔离绝缘区，其中第一栅电极端金属层长度占据沟道长度80％以上，第二栅电极端金属层长度非常小。漏掺杂区上设有漏端电极金属层，漏掺杂区分别使用隔离氧化区与旁边区域隔离，在漏掺杂区的隔离氧化层另一侧设有衬底电极处，其上为衬底电极金属层。本发明中的器件结构，和传统的CMOS工艺有很好的兼容性。

权利要求

1.一种双栅电极的半导体器件的应用方法，其特征在于：

所述双栅电极的半导体器件的结构为，

衬底区（1）上右侧设有漏掺杂区（3），沟道上衬底进行表面处理而形成一层陷阱层（4），陷阱层（4）上设有一栅介质绝缘层（5），栅介质绝缘层（5）上有第一栅电极端金属层（6）和第二栅电极端金属层（7），第一栅电极端金属层（6）和第二栅电极端金属层（7）之间设有电极隔离绝缘区（10）；其中，第一栅电极端金属层（6）远离漏掺杂区（3）端，第一栅电极端金属层（6）长度占据沟道长度80%以上，漏掺杂区（3）上设有漏端电极金属层（8），漏掺杂区（3）分别使用隔离氧化区（2）与旁边区域隔离，在漏掺杂区（3）的隔离氧化区（2）另一侧设有衬底电极处，其上为衬底电极金属层（9）；其中, 第一栅电极端金属层（6）引出的电极端为栅电极A, 第二栅电极端金属层（7）引出的电极端为栅电极B；

所述双栅电极的半导体器件的应用方法为，

栅电极A 的作用为控制主要的陷阱层部分产生载流子，栅电极B 的作用为控制栅电极A 产生的载流子流向漏极的导电通道；具体为：漏电压施加一恒定正电压VD，目的是为了使得漏PN 结反偏；当栅电极A 的电压VGA 其电压值处于平带电压和阈值电压之间，则栅电极A 下对应的沟道区LA 区处于耗尽状态；且VGA 小于VD；

当栅电极B 电压VGB 设置为VGB=VGA，此时栅电极B 与漏端之间的电压差即为：VGB-VD；由于VGB=VGA，因此VGB 小于VD，于是栅电极B 与漏端之间的电压差为负值，这一较强的负的栅漏电压差值的设定不会引发空穴注入栅介质中；于是这一较强的负的栅漏电压差使得栅电极B下对应的沟道区LB 区的衬底界面的能带向上弯曲，这导致沟道区LB 区处于积累状态，从而使得栅电极B 下的界面处富含空穴，这些空穴立即占据了栅电极B 下的陷阱层，屏蔽了这些陷阱的产生作用，继而使得了沟道区LA 区中基于陷阱产生机制形成的电子输运被截断；于是漏端没有输出电流，即漏端在这种栅电极B 的电压设置下无输出电流；

当栅电极B 电压VGB 设置大于VD，此时栅电极B 与漏端之间的电压差（VGB-VD）为正值，这导致了栅电极B 下的沟道区LB 区也处于耗尽状态，于是整个沟道都处于耗尽状态，栅电极A 下沟道区LA 区中陷阱产生机制形成的电流顺利通过沟道区LB 区流向漏端成为输出电流，即漏端在这种条件下有输出电流。

2.根据权利要求1 所述双栅电极的半导体器件的应用方法，其特征在于，所述衬底区（1）为P 型衬底。

3.根据权利要求1 所述的双栅电极的半导体器件的应用方法，其特征在于，所述衬底区（1）为N 型衬底。

说明书

一种双栅电极的半导体器件其制造方法及应用

技术领域

[0001] 本发明涉及一种半导体器件，具体地说，涉及一种双栅电极的半导体器件其制造方法及应用。

背景技术

[0002] 集成电路的发展，对低功耗器件的要求越来越高。传统半导体器件的工作原理基本上以扩散和漂移为主要的载流子传输机制，因此器件的工作电流较大，这也导致了较大的功耗。随着半导体器件的尺寸的越来越小，各种泄漏电流变得越来越大，因此目前在半导体器件低功耗方面的器件研究领域主要集中在降低器件的动态以及静态泄漏电流方面。

[0003] 随着需要具有超低功耗的半导体器件的生物芯片以及具有特殊应用的芯片的未来的发展，目前的传统低功耗器件受制于载流子输运机制的限制，因此并不适合在这些领域的应用。超低功耗的器件的主要的实现途径之一即为使得半导体器件具有极低的工作电流。因此，如何使得半导体器件具有极低工作电流问题已经成为了本领域普通技术人员努力的方向。

发明内容

[0004] 为了克服现有技术中存在的缺陷，本发明提供一种双栅电极的半导体器件其制造方法及应用，栅电压使得沟道为耗尽状态，同时漏端电极上施加反向漏PN结电压，这时陷阱层中的陷阱起到产生中心的作用会产生出载流子。根据漏区的导电类型，载流子中电子或者空穴流向漏端形成极小的漏极输出电流，该电流可最低至pA级别。给本器件各个端口电极电压进行合适设置，即可实现控制该极小输出工作电流的目的。

[0005] 本器件具有两种导电类型结构：P型硅衬底时漏端输出电流为电子电流，称为电子导电型；N型硅衬底时漏端输出电流为空穴导电电流，这种类型称为空穴导电型。核心区域的陷阱层为对半导体衬底表面进行处理形成的一层陷阱密度很大的区域。改变陷阱层中宽度以及陷阱密度可以调节输出电流的大小。衬底材料也可为锗或其他的半导体材料。

[0006] 其技术方案如下：

[0007] 一种双栅电极的半导体器件，硅衬底区1上右侧底设有漏掺杂区3，沟道上衬底进行表面处理而形成一层陷阱层4，陷阱层4上设有一栅介质绝缘层5，栅介质绝缘层5上有第一栅电极端金属层6和第二栅电极端金属层7，第一栅电极端金属层6和第二栅电极端金属层7之间设有电极隔离绝缘区10，其中第一栅电极端金属层6长度占据沟道长度80％以上，第二栅电极端金属层7长度非常小。漏掺杂区3上设有漏端电极金属层8，漏掺杂区3分别使用隔离氧化区2与旁边区域隔离，在漏掺杂区3的隔离氧化层另一侧设有衬底电极处，其上为衬底电极金属层9。

[0008] 优选地，所述衬底区1为P型硅衬底。

[0009] 优选地，所述衬底区1为N型硅衬底。

[0010] 一种基于陷阱产生机制的双栅电极的半导体器件的制造方法，包括以下步骤：

[0011] 第一步：选取较低掺杂的P型或N型硅衬底区1，在衬底表面生长一层氧化层，通过光刻确定漏区以及场氧隔离区位置，刻蚀掉这些区域上面的氧化层，通过离子注入法或扩散法形成场隔离氧化区2和衬底对应的N型或P型漏掺杂区3；

[0012] 第二步：去除氧化层，重新在整个衬底表面生长一层氧化层；光刻，刻蚀掉沟道上面的氧化层；通过金或者其他硅中深能级杂质对沟道表面进行离子轰击表面处理，形成一层很薄的陷阱层4；控制表面处理时的金或者其他深能级杂质的浓度，可有效的改变陷阱层的特性；

[0013] 第三步：去除氧化层，重新在整个衬底表面生长一层氧化层；通过光刻及刻蚀掉栅氧化层以外的氧化层，形成栅介质绝缘层5；

[0014] 第四步：通过金属淀积工艺，分别形成第一栅电极端金属层6、第二栅电极端金属层7、漏端电极金属层8和衬底电极金属层9；并在第一栅电极端金属层6和第二栅电极端金属层7之间通过氧化工艺生长一个电极隔离绝缘区10。

[0015] 一种基于陷阱产生机制的双栅电极的半导体器件的应用方法，包括以下步骤：

[0016] 栅电极A的作用为控制主要的陷阱层部分产生载流子，栅电极B的作用为控制栅电极A产生的载流子流向漏极的导电通道；具体为：

[0017] 漏电压施加一恒定正电压VD，目的是为了使得漏PN结反偏；当栅电极A的电压VGA其电压值处于平带电压和阈值电压之间，则栅电极A下对应的沟道区LA区处于耗尽状态；且VGA小于VD。

[0018] 当栅电极B电压VGB设置为VGB＝VGA，此时栅电极B与漏端之间的电压差即为：VGB-VD；由于VGB＝VGA，因此VGB小于VD，于是栅电极B与漏端之间的电压差为负值。这一较强的负的栅漏电压差值的设定应不会引发空穴注入栅介质中；于是这一较强的负的栅漏电压差使得LB区的衬底界面的能带向上弯曲，这导致LB区即处于积累状态，从而使得栅电极B下的界面处富含空穴，这些空穴立即占据了栅电极B下的陷阱层，屏蔽了这些陷阱的产生作用，继而使得了沟道LA区中基于陷阱产生机制形成的电子输运被截断；于是漏端没有输出电流，即漏端在这种栅电极B的电压设置下无输出电流。

[0019] 当栅电极B电压VGB设置大于VD，此时栅电极B与漏端之间的电压差VGB-VD为正值，这导致了栅电极B下的LB区沟道也处于耗尽状态，于是整个沟道都处于耗尽状态。栅电极A下LA区中陷阱产生机制形成的电流可顺利通过LB区流向漏端成为输出电流，即漏端在这种条件下有输出电流。

[0020] 本发明的有益效果：

[0021] 本发明利用陷阱层中的深能级陷阱在沟道耗尽状态时能够充当产生中心而形成一种漏端极低电流物理机制，通过在栅靠近漏端上设置控制沟道LB区的栅电极B，能够非常有效的对沟道LA区耗尽状态时极低陷阱产生电流进行控制，实现了对这种极低电流的开启和关断。同时，陷阱层中陷阱的浓度可根据要求进行改变，使得器件的特性可调节。相比与传统的半导体器件，该器件的最低工作电流可低至10-12A，本发明可为具有极低功耗要求的生物芯片以及具有特殊应用的芯片提供的基本的半导体基本单元器件。本发明中的器件结构，和传统的CMOS工艺有很好的兼容性。。

附图说明

[0022] 图1.传统硅栅控二极管结构中陷阱产生机制引发的漏极泄漏电流实际测试曲线；

[0023] 图2.电子导电型基于陷阱产生机制的半导体器件结构图；

[0024] 图3.空穴导电型基于陷阱产生机制的半导体器件结构图；

[0025] 图4.本发明电子导电型基于陷阱产生机制的半导体器件计算机仿真输出特性曲线。

[0026] 附图标记说明：

[0027] 1-衬底区，2-隔离氧化区，3-漏掺杂区，4-陷阱层，5-栅介质绝缘层，6-第一栅电极端金属层，7-第二栅电极端金属层，8-漏端电极金属层，9-衬底电极金属层，10-电极隔离绝缘区

具体实施方式

[0028] 下面结合附图和具体实施方式对本发明的技术方案作进一步详细地说明。

[0029] 参照图1，说明当沟道处于积累区时，界面陷阱被空穴占据因此无输出电流。当沟道处于耗尽状态时，界面陷阱的产生特性被激活导致陷阱诱发的漏极电流出现。耗尽状态和积累状态的切换正是本发明的主要解决点。

[0030] 一种双栅电极的半导体器件，衬底区1上右侧底设有漏掺杂区3，沟道上衬底进行表面处理而形成一层陷阱层4，陷阱层4上设有一栅介质绝缘层5，栅介质绝缘层5上有第一栅电极端金属层6和第二栅电极端金属层7，第一栅电极端金属层6和第二栅电极端金属层7之间设有电极隔离绝缘区10，其中第一栅电极端金属层6长度占据沟道长度80％以上，第二栅电极端金属层7长度非常小。漏掺杂区3上设有漏端电极金属层8，漏掺杂区3分别使用隔离氧化区2与旁边区域隔离，在漏掺杂区3的隔离氧化层另一侧设有衬底电极处，其上为衬底电极金属层9。

[0031] 如图2所示，所述衬底区1为P型衬底。

[0032] 如图3所示，所述衬底区1为N型衬底。

[0033] 一种基于陷阱产生机制的双栅电极的半导体器件的制造方法，包括以下步骤：

[0034] 第一步：选取较低掺杂的P型或N型硅衬底区1，在衬底表面生长一层氧化层，通过光刻确定漏区以及场氧隔离区位置，刻蚀掉这些区域上面的氧化层，通过离子注入法或扩散法形成场隔离氧化区2和衬底对应的N型或P型漏掺杂区3；

[0035] 第二步：去除氧化层，重新在整个衬底表面生长一层氧化层；光刻，刻蚀掉沟道上面的氧化层；通过金或者其他硅中深能级杂质对沟道表面进行离子轰击表面处理，形成一层很薄的陷阱层4；控制表面处理时的金或者其他深能级杂质的浓度，可有效的改变陷阱层的特性；

[0036] 第三步：去除氧化层，重新在整个衬底表面生长一层氧化层；通过光刻及刻蚀掉栅氧化层以外的氧化层，形成栅介质绝缘层5；

[0037] 第四步：通过金属淀积工艺，分别形成第一栅电极端金属层6、第二栅电极端金属层7、漏端电极金属层8和衬底电极金属层9；并在第一栅电极端金属层6和第二栅电极端金属层7之间通过氧化工艺生长一个电极隔离绝缘区10。

[0038] 一种基于陷阱产生机制的双栅电极的半导体器件的应用方法，包括以下步骤：

[0039] 栅电极A的作用为控制主要的陷阱层部分产生载流子，栅电极B的作用为控制栅电极A产生的载流子流向漏极的导电通道；具体为：

[0040] 漏电压施加一恒定正电压VD，目的是为了使得漏PN结反偏；当栅电极A的电压VGA其电压值处于平带电压和阈值电压之间，则栅电极A下对应的沟道区LA区处于耗尽状态；且VGA小于VD。

[0041] 当栅电极B电压VGB设置为VGB＝VGA，此时栅电极B与漏端之间的电压差即为：VGB-VD；由于VGB＝VGA，因此VGB小于VD，于是栅电极B与漏端之间的电压差为负值。这一较强的负的栅漏电压差值的设定应不会引发空穴注入栅介质中；于是这一较强的负的栅漏电压差使得LB区的衬底界面的能带向上弯曲，这导致LB区即处于积累状态，从而使得栅电极B下的界面处富含空穴，这些空穴立即占据了栅电极B下的陷阱层，屏蔽了这些陷阱的产生作用，继而使得了沟道LA区中基于陷阱产生机制形成的电子输运被截断；于是漏端没有输出电流，即漏端在这种栅电极B的电压设置下无输出电流。

[0042] 当栅电极B电压VGB设置大于VD，此时栅电极B与漏端之间的电压差(VGB-VD)为正值，这导致了栅电极B下的LB区沟道也处于耗尽状态，于是整个沟道都处于耗尽状态。栅电极A下LA区中陷阱产生机制形成的电流可顺利通过LB区流向漏端成为输出电流，即漏端在这种条件下有输出电流。

[0043] 图4所示为本发明中电子导电型基于陷阱产生机制的半导体器件计算机仿真输出特性曲线。仿真中使用的陷阱层中的陷阱密度为4×1011cm-3。图中对VGA＝0.1V和0.2V两种情形进行了仿真，此时LA区处于耗尽状态。

[0044] VGA＝0.1V情形：当VGB＝0.1V时，随着VD的增加超过0.1V，LB区进入到积累状态，漏端产生电流ID急剧减小，漏端产生电流在VD＝0.5V时已经基本为0安培；当VGB＝0.8V时，随着VD的增加到0.1V，漏端产生电流ID达到最大值，之后，由于此时LB区仍然处于耗尽状态，漏端产生电流ID基本保持保持。从仿真结果可推出，当取漏端电压VD＝0.6V时，上述VGB＝0.1V时器件即可关断，VGB＝0.8V时器件即可开启。

[0045] VGA＝0.2V时的情形与上面情形基本类似，当VGB＝0.2V时，随着VD的增加超过0.2V，LB区进入到积累状态，漏端产生电流ID急剧减小，漏端产生电流在VD＝0.5V时已经基本为0安培；当VGB＝0.8V时，随着VD的增加到0.2V，漏端产生电流ID达到最大值，之后，由于此时LB区仍然处于耗尽状态，漏端产生电流ID基本保持保持。从仿真结果也可推出，当取漏端电压VD＝0.6V时，上述VGB＝0.2V时器件即可关断，VGB＝0.8V时器件即可开启。

[0046] 图4的仿真结果很好的说明了本发明器件的工作机制及应用方法的正确性，即可通过VGB来控制陷阱层中的陷阱引发的极低的产生电流，实现器件的开和关状态的切换。

[0047] 以上所述，仅为本发明较佳的具体实施方式，本发明的保护范围不限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可显而易见地得到的技术方案的简单变化或等效替换均落入本发明的保护范围内。