本发明适用于集成电路领域，提供了一种抗辐照超高速触发电路及航天超高速触发器，该电路包括：具有双互锁结构的第一、第二灵敏放大器，通过双向互锁将数据存放在不同节点；逻辑门电路，对不同节点的数据进行抗单粒子翻转干扰处理，生成预充电信号、置位信号或复位信号；具有交叉耦合结构的RS锁存器，在接收预充电信号时，形成反相器对结构，以锁存数据，或在接收置位信号或复位信号时，通过对称结构实现输出无延时。本发明采用DICE结构的两灵敏放大器作为触发器的前级以预防SEU影响，并将前级输出经逻辑门运算后输出给后一级的RS锁存器，通过具有交叉耦合结构的两个对称RS锁存器实现上升下降沿无差别输出，实现高速传播数据的功能。
1.一种抗辐照超高速触发电路，其特征在于，所述触发电路包括：
具有双互锁结构的第一灵敏放大器和第二灵敏放大器，用于通过双向互锁将数据存放在不同节点，所述第一灵敏放大器的两输入端与所述第二灵敏放大器的两输入端对应连接，所述第一灵敏放大器的时钟端与所述第二灵敏放大器的时钟端连接，所述第一灵敏放大器的第一正向输出端与所述第二灵敏放大器的第一正向输出端连接，所述第一灵敏放大器的第一反向输出端与所述第二灵敏放大器的第一反向输出端连接，所述第一灵敏放大器的第二正向输出端与所述第二灵敏放大器的第二正向输出端连接，所述第一灵敏放大器的第二反向输出端与所述第二灵敏放大器的第二反向输出端连接；
逻辑门电路，用于对不同节点的数据进行抗单粒子翻转干扰处理，生成预充电信号、置位信号或复位信号，所述逻辑门电路的第一输入端与所述第一、第二灵敏放大器的第二正向输出端连接，所述逻辑门电路的第二输入端与所述第一、第二灵敏放大器的第一正向输出端连接，所述逻辑门电路的第三输入端与所述第一、第二灵敏放大器的第一反向输出端连接，所述逻辑门电路的第四输入端与所述第一、第二灵敏放大器的第二反向输出端连接；
具有交叉耦合结构的RS锁存器，用于在接收预充电信号时，形成反相器对结构，以锁存数据，或，在接收置位信号或复位信号时，通过对称结构实现输出无延时，所述RS锁存器的S_输入端与所述逻辑门电路的第一输出端连接，所述RS锁存器的R_输入端与所述逻辑门电路的第二输出端连接，所述RS锁存器的两输出端为所述触发电路的输出端；
所述双互锁结构通过至少八个开关管交互耦合，形成两个反相器对构成；
所述第一输出支路的第一输入端与所述第二输出支路的输出端连接，所述第一输出支路的第二输出端为所述RS锁存器的S_输入端，所述第一输出支路的输出端为所述RS锁存器的反向输出端；
所述第二输出支路的第一输入端与所述第一输出支路的输出端连接，所述第二输出支路的第二输出端与为所述RS锁存器的R_输入端，所述第二输出支路的输出端为所述RS锁存器的正向输出端。
2.如权利要求1所述的触发电路，其特征在于，所述第一灵敏放大器包括：
所述开关管M1的控制端为所述第一灵敏放大器的时钟端，所述开关管M1的输入端连接电源电压，所述开关管M1的输出端为所述第一灵敏放大器的第一正向输出端，所述开关管M6的输入端连接电源电压，所述开关管M6的控制端为所述第一灵敏放大器的第一反向输出端，所述开关管M6的输出端与所述开关管M8的输入端连接，所述开关管M8的控制端为所述第一灵敏放大器第二反向输出端，所述开关管M8的输出端同时与所述开关管M1的输出端和所述开关管M10的输入端连接，所述开关管M10的控制端为所述第一灵敏放大器的第一反向输出端，所述开关管M10的输出端与所述开关管M12的输入端连接，所述开关管M12的控制端为所述第一灵敏放大器的第二反向输出端，所述开关管M12的输出端同时与所述开关管M4的输入端和所述开关管M14的输入端连接，所述开关管M4的控制端为所述第一灵敏放大器的正向输入端，所述开关管M4的输出端与所述开关管M5的输入端连接，所述开关管M5的控制端为所述第一灵敏放大器的时钟端，所述开关管M5的输出端接地，所述开关管M5的输入端还与所述开关管M3的输出端连接，所述开关管M3的控制端为所述第一灵敏放大器的反向输入端，所述开关管M3的输入端同时与所述开关管M14的输出端和所述开关管M13的输出端连接，所述开关管M14的控制端连接电源电压，所述开关管M13的控制端为所述第一灵敏放大器的第二正向输出端，所述开关管M13的输入端与所述开关管M11的输出端连接，所述开关管M11的控制端为所述第一灵敏放大器的第一正向输出端，所述开关管M11的输入端同时与所述开关管M9的输出端和所述开关管M2的输出端连接，所述开关管M9的控制端为所述第一灵敏放大器的第二正向输出端，所述开关管M9的输入端与所述开关管M7的输出端连接，所述开关管M7的控制端为所述第一灵敏放大器的第一正向输出端，所述开关管M7的输入端和所述开关管M2的输入端同时连接电源电压，所述开关管M2的控制端为所述第一灵敏放大器的时钟端，所述开关管M2的输出端为所述第一灵敏放大器的第一反向输出端。
3.如权利要求2所述的触发电路，其特征在于，所述开关管M1、所述开关管M2、所述开关管M6至所述开关管M9为P型MOS管，所述P型MOS管的源极为所述开关管的输入端，所述P型MOS管的漏极为所述开关管的输出端，所述P型MOS管的栅极为所述开关管的控制端；
所述开关管M3、所述开关管M4、所述开关管M5、所述开关管M10至所述开关管M14为N型MOS管，所述N型MOS管的漏极为所述开关管的输入端，所述N型MOS管的源极为所述开关管的输出端，所述N型MOS管的栅极为所述开关管的控制端。
4.如权利要求1所述的触发电路，其特征在于，所述第二灵敏放大器包括：
所述开关管m1的控制端为所述第二灵敏放大器的时钟端，所述开关管m1的输入端连接电源电压，所述开关管m1的输出端为所述第二灵敏放大器的第二正向输出端，所述开关管m6的输入端连接电源电压，所述开关管m6的控制端为所述第二灵敏放大器的第二反向输出端，所述开关管m6的输出端与所述开关管m8的输入端连接，所述开关管m8的控制端为所述第二灵敏放大器第一反向输出端，所述开关管m8的输出端同时与所述开关管m1的输出端和所述开关管m10的输入端连接，所述开关管m10的控制端为所述第二灵敏放大器的第二反向输出端，所述开关管m10的输出端与所述开关管m12的输入端连接，所述开关管m12的控制端为所述第二灵敏放大器的第一反向输出端，所述开关管m12的输出端同时与所述开关管m4的输入端和所述开关管m14的输入端连接，所述开关管m4的控制端为所述第二灵敏放大器的正向输入端，所述开关管m4的输出端与所述开关管m5的输入端连接，所述开关管m5的控制端为所述第一灵敏放大器的时钟端，所述开关管m5的输出端接地，所述开关管m5的输入端还与所述开关管m3的输出端连接，所述开关管m3的控制端为所述第二灵敏放大器的反向输入端，所述开关管m3的输入端同时与所述开关管m14的输出端和所述开关管m13的输出端连接，所述开关管m14的控制端连接电源电压，所述开关管m13的控制端为所述第二灵敏放大器的第一正向输出端，所述开关管m13的输入端与所述开关管m11的输出端连接，所述开关管m11的控制端为所述第二灵敏放大器的第二正向输出端，所述开关管m11的输入端同时与所述开关管m9的输出端和所述开关管m2的输出端连接，所述开关管m9的控制端为所述第一灵敏放大器的第一正向输出端，所述开关管m9的输入端与所述开关管m7的输出端连接，所述开关管m7的控制端为所述第二灵敏放大器的第二正向输出端，所述开关管m7的输入端和所述开关管m2的输入端同时连接电源电压，所述开关管m2的控制端为所述第二灵敏放大器的时钟端，所述开关管m2的输出端为所述第二灵敏放大器的第一反向输出端。
5.如权利要求4所述的触发电路，其特征在于，所述开关管m1、所述开关管m2、所述开关管m6至所述开关管m9为P型MOS管，所述P型MOS管的源极为所述开关管的输入端，所述P型MOS管的漏极为所述开关管的输出端，所述P型MOS管的栅极为所述开关管的控制端；
所述开关管m3、所述开关管m4、所述开关管m5、所述开关管m10至所述开关管m14为N型MOS管，所述N型MOS管的漏极为所述开关管的输入端，所述N型MOS管的源极为所述开关管的输出端，所述N型MOS管的栅极为所述开关管的控制端。
6.如权利要求1所述的触发电路，其特征在于，所述逻辑门电路包括：
第一或门，所述第一或门的两输入端分别为所述逻辑门电路的第一、第二输入端，所述第一或门的输出端为所述逻辑门电路的第一输出端；
第二或门，所述第二或门的两输入端分别为所述逻辑门电路的第三、第四输入端，所述第二或门的输出端为所述逻辑门电路的第二输出端。
7.如权利要求1所述的触发电路，其特征在于，所述第一输出支路包括：
所述开关管M21的输入端连接电源电压，所述开关管M21的控制端为所述第一输出支路的第二输入端，所述开关管M21的输出端为所述第一输出支路的第一输入端与所述开关管M22的控制端连接，所述开关管M22的输入端连接电源电压，所述开关管M22的输出端与所述开关管M24的输入端连接，所述开关管M24的控制端同时与所述第一反相器的输出端和所述开关管M26的控制端连接，所述开关管M24的输出端为所述第一输出支路的输出端与所述开关管M26的输入端连接，所述开关管M26的输出端接地，所述第一反相器的输入端与所述开关管M21的控制端连接，所述开关管M21的输出端还与所述开关管M23的输入端连接，所述开关管M23的控制端与所述开关管M24的输出端连接，所述开关管M23的输出端与所述开关管M25的输入端连接，所述开关管M25的控制端与所述开关管M21的控制端连接，所述开关管M25的输出端接地；
所述开关管M27的输入端连接电源电压，所述开关管M27的控制端为所述第二输出支路的第二输入端，所述开关管M27的输出端为所述第二输出支路的第一输入端与所述开关管M28的控制端连接，所述开关管M28的输入端连接电源电压，所述开关管M28的输出端与所述开关管M30的输入端连接，所述开关管M30的控制端同时与所述第二反相器的输出端和所述开关管M32的控制端连接，所述开关管M30的输出端为所述第二输出支路的输出端与所述开关管M32的输入端连接，所述开关管M32的输出端接地，所述第二反相器的输入端与所述开关管M27的控制端连接，所述开关管M29的输入端与所述开关管M27的输出端连接，所述开关管M29的控制端与所述开关管M30的输出端连接，所述开关管M29的输出端与所述开关管M31的输入端连接，所述开关管M31的控制端与所述开关管M27的控制端连接，所述开关管M31的输出端接地。
8.如权利要求1所述的触发电路，其特征在于，所述开关管M21、所述开关管M22、所述开关管M24、所述开关管M27、所述开关管M28、所述开关管M30为P型MOS管，所述P型MOS管的源极为所述开关管的输入端，所述P型MOS管的漏极为所述开关管的输出端，所述P型MOS管的栅极为所述开关管的控制端；
所述开关管M23、所述开关管M25、所述开关管M26、所述开关管M29、所述开关管M31、所述开关管M32为N型MOS管，所述N型MOS管的漏极为所述开关管的输入端，所述N型MOS管的源极为所述开关管的输出端，所述N型MOS管的栅极为所述开关管的控制端。
9.一种航天超高速触发器，其特征在于，所述航天超高速触发器包括如权利要求1至8任一项所述的抗辐照超高速触发电路。
一种抗辐照超高速触发电路及航天超高速触发器
技术领域
[0001] 本发明属于集成电路领域，尤其涉及一种抗辐照超高速触发电路及航天超高速触发器。
背景技术
[0002] 在现代集成电路设计中，触发器在系统中扮演着重要角色，尤其当触发器应用在航空航天设备上时，除了性能上要求更加突出之外，还有一个很重要的一点就是需要足够的抗辐照能力，因为在空间辐射环境下，器件很容易受到单粒子翻转(SEU)的影响，很可能就会让器件的功能受到影响，输出错误的数据。
[0003] 目前，航空航天设备上的触发器一般采用基于灵敏放大器的触发器(Sense-Amplifier-based Flip-Flop，SAFF)，该基于灵敏放大器的触发器包括锁存型灵敏放大器11和RS锁存器12构成，锁存型灵敏放大器11采用交叉耦合(互锁)结构，锁存放大后的数据，还能通过预充电来实现复位的功能，其电路结构参见图1，其中，开关管M4和M8为输入管，开关管M9为时钟信号开关管，开关管M1和M6为预充电管，该电路的核心部分是开关管M2和M3，开关管M5和M7构成的一对交叉耦合(互锁)的反相器对，锁存型灵敏放大器11的输入一般为差分输入，可以是数字逻辑信号也可以是低摆幅的差分信号，锁存型灵敏放大器11通过时钟信号的控制来实现采样以及复位的功能，当输入时钟CLK为低电平时，输出Q端和Q_端都被拉到高电平，实现复位操作，当输入时钟CLK信号从低电平跳变到高电平时，对输入信号进行采样，并且加以放大，最后经过交叉耦合的四个开关管M2、M3、M5、M7来锁存两个输出数据，然后输出到RS锁存器12。RS锁存器12包括交叉耦合的两个NAND门，当时钟信号CLK为低时，灵敏放大器为预充电状态，输出端(Q，Q_)为(1，1)，则RS锁存器12为保持状态，输出保持不变，当时钟信号CLK从低变成高的跳变沿时，灵敏放大器开始采样输入数据D，当输入端(S_，R_)为(0，1)时，由于逻辑门为与非门，因此输出端Q会马上输出逻辑高电平，输出端Q_需要经过一个门延时才输出低电平。
[0004] 但是，由于开关管M2，M3和开关管M5，M7构成的交叉耦合锁存结构是属于敏感结构，在航空航天应用中，由于单粒子冲击带来的SEU效应造成节点的点位翻转，导致锁存型灵敏放大器11中锁存器状态的改变，出现关键节点的翻转，从而导致输出错误数据，影响整个触发器正常功能；而由于输出信号的下降沿一般会比上升沿慢一个门延迟，导致了上升下降不对称的问题，而且这一个门延迟还会受RS锁存器12输出端负载的影响，限制了触发器的工作速度。
发明内容
[0005] 本发明实施例的目的在于提供一种抗辐照超高速触发电路，旨在解决传统触发器应用于航空航天环境中，性能受限以及容易受到单粒子翻转干扰的问题。
[0006] 本发明实施例是这样实现的，一种抗辐照超高速触发电路，所述触发电路包括：
[0007] 具有双互锁(DICE)结构的第一灵敏放大器和第二灵敏放大器，用于通过双向互锁将数据存放在不同节点，所述第一灵敏放大器的两输入端与所述第二灵敏放大器的两输入端对应连接，所述第一灵敏放大器的时钟端与所述第二灵敏放大器的时钟端连接，所述第一灵敏放大器的第一正向输出端与所述第二灵敏放大器的第一正向输出端连接，所述第一灵敏放大器的第一反向输出端与所述第二灵敏放大器的第一反向输出端连接，所述第一灵敏放大器的第二正向输出端与所述第二灵敏放大器的第二正向输出端连接，所述第一灵敏放大器的第二反向输出端与所述第二灵敏放大器的第二反向输出端连接；
[0008] 逻辑门电路，用于对不同节点的数据进行抗单粒子翻转干扰处理，生成预充电信号、置位信号或复位信号，所述逻辑门电路的第一输入端与所述第一、第二灵敏放大器的第二正向输出端连接，所述逻辑门电路的第二输入端与所述第一、第二灵敏放大器的第一正向输出端连接，所述逻辑门电路的第三输入端与所述第一、第二灵敏放大器的第一反向输出端连接，所述逻辑门电路的第四输入端与所述第一、第二灵敏放大器的第二反向输出端连接；
[0009] 具有交叉耦合结构的RS锁存器，用于在接收预充电信号时，形成反相器对结构，以锁存数据，或，在接收置位信号或复位信号时，通过对称结构实现输出无延时，所述RS锁存器的S_输入端与所述逻辑门电路的第一输出端连接，所述RS锁存器的R_输入端与所述逻辑门电路的第二输出端连接，所述RS锁存器的两输出端为所述触发电路的输出端；
[0010] 所述双互锁结构通过至少八个开关管交互耦合，形成两个反相器对构成。
[0011] 本发明实施例的另一目的在于，提供一种采用上述抗辐照超高速触发电路的航天超高速触发器。
[0012] 本发明实施例采用DICE结构的第一、第二灵敏放大器作为触发器的前级，在实现锁存型灵敏放大器本身的放大与复位功能的同时还能有效地预防单粒子翻转带来的问题，并且进一步将两个灵敏放大器的输出通过逻辑门运算后输出给后一级的RS锁存器，该RS锁存器通过完全对称结构的第一、第二输出支路，解决了输出信号上升下降沿不等的问题，并且可以通过合理的调整关键MOS管的尺寸来减小传输延时，增强整个高速触发器的输出驱动能力。并且该触发器具有速度快，性能好的特点，能够有效防止单粒子翻转，尤其符合航空航天技术领域中对于超高速触发器的需求特点。
附图说明
[0013] 图1为现有基于灵敏放大器的触发器的电路图；
[0014] 图2为本发明实施例提供的抗辐照超高速触发电路的结构图；
[0015] 图3为本发明实施例提供的抗辐照超高速触发电路中采用DICE结构的灵敏放大器的示例电路图；
[0016] 图4为本发明实施例提供的抗辐照超高速触发电路中逻辑门电路的示例电路图；
[0017] 图5为本发明实施例提供的抗辐照超高速触发电路中RS锁存器的示例电路图。
具体实施方式
[0018] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
[0019] 本发明实施例通过双向互锁将数据存放在不同节点，对不同节点的数据进行抗单粒子翻转干扰处理，生成预充电信号、置位信号或复位信号，再对不同节点的数据通过逻辑运算进行抗单粒子翻转干扰处理，并且通过具有交叉耦合结构的RS锁存器实现无延时输出。
[0020] 以下结合具体实施例对本发明的实现进行详细描述：
[0021] 图2示出了本发明实施例提供的抗辐照超高速触发电路的结构，为了便于说明，仅示出了与本发明相关的部分。
[0022] 作为本发明一实施例，该抗辐照超高速触发电路可以应用于任何航天超高速触发器中，该一种抗辐照超高速触发电路包括：
[0023] 具有双互锁结构的第一灵敏放大器21A和第二灵敏放大器21B，用于通过双向互锁将数据存放在不同节点，第一灵敏放大器21A的两输入端与第二灵敏放大器21B的两输入端对应连接，第一灵敏放大器21A的时钟端与第二灵敏放大器21B的时钟端连接，第一灵敏放大器21A的第一正向输出端与第二灵敏放大器21B的第一正向输出端连接，第一灵敏放大器21A的第一反向输出端与第二灵敏放大器21B的第一反向输出端连接，第一灵敏放大器21A的第二正向输出端与第二灵敏放大器21B的第二正向输出端连接，第一灵敏放大器21A的第二反向输出端与第二灵敏放大器21B的第二反向输出端连接；
[0024] 在本发明实施例中，第一灵敏放大器21A与第二灵敏放大器21B构成的双互锁结构即为DICE结构，通过双重的对称的结构将数据存放在不同节点。
[0025] 逻辑门电路22，用于对不同节点的数据进行抗单粒子翻转干扰处理，生成预充电信号、置位信号或复位信号，逻辑门电路22的第一输入端与第一、第二灵敏放大器21B的第二正向输出端连接，逻辑门电路22的第二输入端与第一、第二灵敏放大器21B的第一正向输出端连接，逻辑门电路22的第三输入端与第一、第二灵敏放大器21B的第一反向输出端连接，逻辑门电路22的第四输入端与第一、第二灵敏放大器21B的第二反向输出端连接；
[0026] 具有交叉耦合结构的RS锁存器23，用于在接收预充电信号时，形成反相器对结构，以锁存数据，或，在接收置位信号或复位信号时，通过对称结构实现输出无延时，RS锁存器23的S_输入端与逻辑门电路22的第一输出端连接，RS锁存器23的R_输入端与逻辑门电路22的第二输出端连接，RS锁存器23的两输出端为触发电路的输出端；
[0027] 双互锁结构通过至少八个开关管交互耦合，形成两个反相器对构成。
[0028] 本发明实施例采用DICE结构的第一、第二灵敏放大器作为触发器的前级，在实现锁存型灵敏放大器本身的放大与复位功能的同时还能有效地预防单粒子翻转带来的问题，并且进一步将两个灵敏放大器的输出通过逻辑门运算后输出给后一级的RS锁存器，该RS锁存器通过完全对称结构的第一、第二输出支路，解决了输出信号上升下降沿不等的问题，可以实现超高速触发，并且可以通过合理的调整关键MOS管的尺寸来减小传输延时，增强整个高速触发器的输出驱动能力。
[0029] 本发明实施例提供的触发电路以及触发器具有速度快，性能好的特点，能够有效防止单粒子翻转，尤其符合航空航天技术领域中对于超高速触发器的需求特点。
[0030] 图3示出了本发明实施例提供的抗辐照超高速触发电路中采用DICE结构的灵敏放大器的示例电路，为了便于说明，仅示出了与本发明相关的部分。
[0031] 作为本发明一实施例，第一灵敏放大器21A包括：
[0032] 开关管M1至开关管M14；
[0033] 开关管M1的控制端为第一灵敏放大器21A的时钟端，开关管M1的输入端连接电源电压，开关管M1的输出端为第一灵敏放大器21A的第一正向输出端，开关管M6的输入端连接电源电压，开关管M6的控制端为第一灵敏放大器21A的第一反向输出端，开关管M6的输出端与开关管M8的输入端连接，开关管M8的控制端为第一灵敏放大器21A第二反向输出端，开关管M8的输出端同时与开关管M1的输出端和开关管M10的输入端连接，开关管M10的控制端为第一灵敏放大器21A的第一反向输出端，开关管M10的输出端与开关管M12的输入端连接，开关管M12的控制端为第一灵敏放大器21A的第二反向输出端，开关管M12的输出端同时与开关管M4的输入端和开关管M14的输入端连接，开关管M4的控制端为第一灵敏放大器21A的正向输入端，开关管M4的输出端与开关管M5的输入端连接，开关管M5的控制端为第一灵敏放大器21A的时钟端，开关管M5的输出端接地，开关管M5的输入端还与开关管M3的输出端连接，开关管M3的控制端为第一灵敏放大器21A的反向输入端，开关管M3的输入端同时与开关管M14的输出端和开关管M13的输出端连接，开关管M14的控制端连接电源电压，开关管M13的控制端为第一灵敏放大器21A的第二正向输出端，开关管M13的输入端与开关管M11的输出端连接，开关管M11的控制端为第一灵敏放大器21A的第一正向输出端，开关管M11的输入端同时与开关管M9的输出端和开关管M2的输出端连接，开关管M9的控制端为第一灵敏放大器21A的第二正向输出端，开关管M9的输入端与开关管M7的输出端连接，开关管M7的控制端为第一灵敏放大器21A的第一正向输出端，开关管M7的输入端和开关管M2的输入端同时连接电源电压，开关管M2的控制端为第一灵敏放大器21A的时钟端，开关管M2的输出端为第一灵敏放大器21A的第一反向输出端。
[0034] 作为本发明一优选实施例，开关管M1、开关管M2、开关管M6至开关管M9为P型MOS管，P型MOS管的源极为开关管的输入端，P型MOS管的漏极为开关管的输出端，P型MOS管的栅极为开关管的控制端；
[0035] 开关管M3、开关管M4、开关管M5、开关管M10至开关管M14为N型MOS管，N型MOS管的漏极为开关管的输入端，N型MOS管的源极为开关管的输出端，N型MOS管的栅极为开关管的控制端。
[0036] 第二灵敏放大器22B包括：
[0037] 开关管m1至开关管m14；
[0038] 开关管m1的控制端为第二灵敏放大器21B的时钟端，开关管m1的输入端连接电源电压，开关管m1的输出端为第二灵敏放大器21B的第二正向输出端，开关管m6的输入端连接电源电压，开关管m6的控制端为第二灵敏放大器21B的第二反向输出端，开关管m6的输出端与开关管m8的输入端连接，开关管m8的控制端为第二灵敏放大器21B第一反向输出端，开关管m8的输出端同时与开关管m1的输出端和开关管m10的输入端连接，开关管m10的控制端为第二灵敏放大器21B的第二反向输出端，开关管m10的输出端与开关管m12的输入端连接，开关管m12的控制端为第二灵敏放大器21B的第一反向输出端，开关管m12的输出端同时与开关管m4的输入端和开关管m14的输入端连接，开关管m4的控制端为第二灵敏放大器21B的正向输入端，开关管m4的输出端与开关管m5的输入端连接，开关管m5的控制端为第一灵敏放大器21A的时钟端，开关管m5的输出端接地，开关管m5的输入端还与开关管m3的输出端连接，开关管m3的控制端为第二灵敏放大器21B的反向输入端，开关管m3的输入端同时与开关管m14的输出端和开关管m13的输出端连接，开关管m14的控制端连接电源电压，开关管m13的控制端为第二灵敏放大器21B的第一正向输出端，开关管m13的输入端与开关管m11的输出端连接，开关管m11的控制端为第二灵敏放大器21B的第二正向输出端，开关管m11的输入端同时与开关管m9的输出端和开关管m2的输出端连接，开关管m9的控制端为第一灵敏放大器21A的第一正向输出端，开关管m9的输入端与开关管m7的输出端连接，开关管m7的控制端为第二灵敏放大器21B的第二正向输出端，开关管m7的输入端和开关管m2的输入端同时连接电源电压，开关管m2的控制端为第二灵敏放大器21B的时钟端，开关管m2的输出端为第二灵敏放大器21B的第一反向输出端。
[0039] 作为本发明一优选实施例，开关管m1、开关管m2、开关管m6至开关管m9为P型MOS管，P型MOS管的源极为开关管的输入端，P型MOS管的漏极为开关管的输出端，P型MOS管的栅极为开关管的控制端；
[0040] 开关管m3、开关管m4、开关管m5、开关管m10至开关管m14为N型MOS管，N型MOS管的漏极为开关管的输入端，N型MOS管的源极为开关管的输出端，N型MOS管的栅极为开关管的控制端。
[0041] 在本发明实施例中，两个双互锁结构的灵敏放大器21A、21B，这两个灵敏放大器的输入相同，都是输入数据D和D_以及时钟信号CLK，第一灵敏放大器21A的数据通过第一正向输出端A1和第一反向输出端B1输出，第二灵敏放大器21B的数据通过第二正向输出端A2和第二反向输出端B2输出，这两个灵敏放大器分别通过M6～M13以及m6～m13的各八个MOS管作为交叉耦合结构的MOS管。
[0042] 对于这两个灵敏放大器，与传统的灵敏放大器相比，采用两个结构与尺寸相同的开关管(开关管M6和开关管M8、开关管M7和开关管M9、开关管M10和开关管M12、开关管M11和开关管M13，以及开关管m6和开关管m8、开关管m7和开关管m9、开关管m10和开关管m12、开关管m11和开关管m13)代替现有技术中的一个开关管，同时在A，B(a，b)节点上连接栅接电源电压VDD的NMOS管M14，以实现抗单粒子的加固设计，具体结合逻辑门电路的实施例进行详细说明。
[0043] 图4示出了本发明实施例提供的抗辐照超高速触发电路中逻辑门电路的示例电路，为了便于说明，仅示出了与本发明相关的部分。
[0044] 作为本发明一实施例，逻辑门电路22包括：
[0045] 第一或门，第一或门的两输入端分别为逻辑门电路22的第一、第二输入端，第一或门的输出端为逻辑门电路22的第一输出端；
[0046] 第二或门，第二或门的两输入端分别为逻辑门电路22的第三、第四输入端，第二或门的输出端为逻辑门电路22的第二输出端。
[0047] 在本发明实施例中，两个灵敏放大器的输出分别为A1，B1和A2，B2，其中输出端A1和A2通过一个或门后输出为后级RS锁存器的S_端输出，输出端B1和B2通过一个或门后的输出为后级RS锁存器的R_端输出。
[0048] 正常情况下输出端A1、A2的信号是相同的，输出端B1、B2的信号是相同的，S_＝A1+A2，R_＝B1+B2，这时候是正常输出；
[0049] 如果单粒子冲击是发生在预充电阶段，时钟信号CLK为低，对第一灵敏放大器21A中的A1、B1节点的一个或者两个的电位造成了翻转，使得电位为0，这时，由于第二灵敏放大器21B中输出没改变，那么S_＝A1+A2＝1，R_＝B1+B2＝1，也是没有改变的，直到预充电管M1和M2把第一灵敏放大器21A的两个电位拉高电路恢复正常，这样触发器额输出是没有受到干扰的，同样情况第二灵敏放大器21B受到冲击情况是相同的；
[0050] 如果单粒子冲击发生在时钟信号为高时，假设正常输出锁存的信号(A,B)为(1，0)，如果灵敏放大器由于单粒子翻转B1输出翻转为高电位，则因为S_＝A1+A2，R_＝B1+B2，(S_，R_)则会变成(1，1)，这时相对于后级的RS锁存器来说即是“保持”的指令，所以输出是不受影响的，因为此时开关管M11和开关管M13管是打开的，升高的B1点的电位可以随着M11、M13、M14、M4或者M11、M13、M3这两条支路放电来恢复到低电位，因为M3管与M4管总有一个是打开的，而M14管是常开的。当A1从1变成0，时，因为输出S_＝A1+A2，R_＝B1+B2，(S_，R_)还是(1，0)，触发器的输出不受影响，而且因为M6与M8的打开，A1的电位会被逐渐拉回为高。
[0051] 因此可以有效的预防单粒子翻转带来的输出的错误数据。
[0052] 本发明实施例采用DICE结构的第一、第二灵敏放大器作为触发器的前级，在实现锁存型灵敏放大器本身的放大与复位功能的同时还能有效地预防单粒子翻转带来的问题，并且进一步将两个灵敏放大器的输出通过逻辑门运算后输出给后一级的RS锁存器，可以实现超高速触发，该抗辐照超高速触发电路速度快，性能好，能够有效防止单粒子翻转，尤其符合航空航天技术领域中对于超高速触发器的需求特点。
[0053] 图5示出了本发明实施例提供的抗辐照超高速触发电路中RS锁存器的示例电路，为了便于说明，仅示出了与本发明相关的部分。
[0054] 作为本发明一实施例，RS锁存器23包括：
[0055] 对称结构的第一输出支路23A和第二输出支路23B；
[0056] 第一输出支路23A的第一输入端与第二输出支路23B的输出端连接，第一输出支路23A的第二输出端为RS锁存器23的S_输入端，第一输出支路23A的输出端为RS锁存器23的反向输出端；
[0057] 第二输出支路23B的第一输入端与第一输出支路23A的输出端连接，第二输出支路23B的第二输出端与为RS锁存器23的R_输入端，第二输出支路23B的输出端为RS锁存器23的正向输出端。
[0058] 作为本发明一优选实施例，第一输出支路23A包括：
[0059] 开关管M21至开关管M26，以及第一反相器I1；
[0060] 开关管M21的输入端连接电源电压，开关管M21的控制端为第一输出支路23A的第二输入端，开关管M21的输出端为第一输出支路23A的第一输入端与开关管M22的控制端连接，开关管M22的输入端连接电源电压，开关管M22的输出端与开关管M24的输入端连接，开关管M24的控制端同时与第一反相器的输出端和开关管M26的控制端连接，开关管M24的输出端为第一输出支路23A的输出端与开关管M26的输入端连接，开关管M26的输出端接地，第一反相器I1的输入端与开关管M21的控制端连接，开关管M21的输出端还与开关管M23的输入端连接，开关管M23的控制端与开关管M24的输出端连接，开关管M23的输出端与开关管M25的输入端连接，开关管M25的控制端与开关管M21的控制端连接，开关管M25的输出端接地；
[0061] 第二输出支路23B包括：
[0062] 开关管M27至开关管M32，以及第二反相器I2；
[0063] 开关管M27的输入端连接电源电压，开关管M27的控制端为第二输出支路23B的第二输入端，开关管M27的输出端为第二输出支路23B的第一输入端与开关管M28的控制端连接，开关管M28的输入端连接电源电压，开关管M28的输出端与开关管M30的输入端连接，开关管M30的控制端同时与第二反相器I2的输出端和开关管M32的控制端连接，开关管M30的输出端为第二输出支路23B的输出端与开关管M32的输入端连接，开关管M32的输出端接地，第二反相器I2的输入端与开关管M27的控制端连接，开关管M29的输入端与开关管M27的输出端连接，开关管M29的控制端与开关管M30的输出端连接，开关管M29的输出端与开关管M31的输入端连接，开关管M31的控制端与开关管M27的控制端连接，开关管M31的输出端接地。
[0064] 作为本发明一优选实施例，开关管M21、开关管M22、开关管M24、开关管M27、开关管M28、开关管M30为P型MOS管，P型MOS管的源极为开关管的输入端，P型MOS管的漏极为开关管的输出端，P型MOS管的栅极为开关管的控制端；
[0065] 开关管M23、开关管M25、开关管M26、开关管M29、开关管M31、开关管M32为N型MOS管，N型MOS管的漏极为开关管的输入端，N型MOS管的源极为开关管的输出端，N型MOS管的栅极为开关管的控制端。
[0066] 在本发明实施例中，RS锁存器23的输入为S_，R_，其中，第一、第二输出支路的结构是完全对称的，其中一个的输出又作为另一个的输入，即交叉耦合结构。开关管M2，开关管M3，以及开关管M8，开关管M9作为数据的锁存管，开关管M1，开关管M6与开关管M7，开关管M12为输出驱动管，控制输出驱动电流。
[0067] 下面描述其功能实现过程：因为前级放大器的输出为两种模式，一种输出预充电信号进入预充电模式，另一种输出置位或者复位信号进入置位或者复位模式。
[0068] 当前级放大器处于预充电模式时，RS锁存器23的输入端S_，R_都为高电平，此时开关管M1，开关管M5，开关管M7，开关管M12关闭，开关管M4，开关管M5，开关管M10，开关管M11管打开，相当于开关管M2和开关管M3，开关管M9和开关管M8构成了两对交叉耦合的反相器对，作为锁存数据的作用，在预充电阶段，数据的输入时不影响后面锁存器的工作状态的。
[0069] 当前级放大器处于工作模式时，若RS锁存器23的输入端S_，R_分别为低和高电平时，此时开关管M1打开对Q节点进行充电，开关管M5打开，对Q_节点进行放电，在这个过程中开关管M8慢慢打开直至Q_下降到低电平，Q由于开关管M10，开关管M8导通而稳定到高电平，这个过程因为两个输出支路的是完全对称结构，所以输出上升沿和下降沿的时间是一致的，这样就不会有输出延时不对称的问题。
[0070] 更进一步地，因为在状态改变时，开关管M1，开关管M6与开关管M7，开关管M12只分别导通一个，如果能把交叉耦合的开关管M2和开关管M3，开关管M9和开关管M8的尺寸做的合适的小点，就能使得转化的速度大幅度提升，继而使得触发器的速度得到大幅度的提高，而适当调整驱动管的尺寸还能进一步提高输出的驱动能力。
[0071] 本发明实施例的另一目的在于，提供一种采用上述抗辐照超高速触发电路的航天超高速触发器。
[0072] 本发明实施例采用DICE结构的第一、第二灵敏放大器作为触发器的前级，在实现锁存型灵敏放大器本身的放大与复位功能的同时还能有效地预防单粒子翻转带来的问题，并且进一步将两个灵敏放大器的输出通过逻辑门运算后输出给后一级的RS锁存器，该RS锁存器通过完全对称结构的第一、第二输出支路，解决了输出信号上升下降沿不等的问题，可以实现超高速触发，并且可以通过合理的调整关键MOS管的尺寸来减小传输延时，增强整个高速触发器的输出驱动能力。
[0073] 本发明实施例提供的触发电路以及触发器具有速度快，性能好的特点，能够有效防止单粒子翻转，尤其符合航空航天技术领域中对于超高速触发器的需求特点。
[0074] 以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
