成像传感器设备

摘要

一种成像传感器，该成像传感器具有以行和列的形式的像素传感器的阵列，该阵列包括：多个拼接块，每个拼接块包括被排布在至少一个行组中的多个像素传感器；寻址线的第一和第二组，其中每个拼接块中像素传感器和寻址线的布置是相同的。行寻址电路沿与像素传感器的行相平行的阵列的边缘被排布，通过使用第一组寻址线被耦接到像素传感器以执行行寻址动作；组寻址电路沿阵列的同一边缘被排布，通过使用第二组寻址线中的至少一些被耦接到像素传感器以执行组寻址动作。每个拼接块结合行寻址动作和组寻址动作，以同时选择一个拼接块的一个行组中的仅一行。

权利要求

1.一种成像传感器设备，包括：

被布置成行和列的像素传感器的阵列，所述阵列包括：多个拼接块，所述多个拼接块中的每个拼接块包括被排布在至少一个行组中的多个像素传感器；用于寻址所述像素传感器的第一组寻址线和第二组寻址线，所述每个拼接块中的所述像素传感器和寻址线的布置是相同的；

在所述阵列的外部的、沿与所述像素传感器的行相平行的所述阵列的边缘被排布的行寻址电路，所述行寻址电路通过使用所述第一组寻址线被耦接到所述像素传感器，并被配置为执行行寻址动作，在所述行寻址动作中所述每个拼接块的每个行组中的单个相应的行同时被寻址；以及在所述阵列的外部的、沿与所述行寻址电路相同的所述阵列的边缘被排布的组寻址电路，所述组寻址电路通过使用所述第二组寻址线中的至少一些被耦接到所述像素传感器，并被配置为执行组寻址动作，在所述组寻址动作中单个拼接块的单个行组中的所有的行同时被寻址；以及其中，所述每个拼接块还包括用于所述拼接块的每个像素传感器的逻辑门，所述逻辑门被耦接到所述第一组寻址线中的相应的一个和所述第二组寻址线中的相应的一个，以便将所述行寻址动作和所述组寻址动作相结合，使得一个拼接块的一个行组中仅一行同时被选择。

2.如权利要求1所述的成像传感器设备，其中，所述每个拼接块包括多个第二寻址线段，其中所述多个第二寻址线段中的至少一些各自被布置为与邻近的拼接块的相应的第二寻址线段相耦接，所耦接的第二寻址线段形成所述第二组寻址线。

3.如权利要求2所述的成像传感器设备，其中，在所述每个拼接块中，所述每个行组具有耦接到该行组的单个相应的第二寻址线段。

4.如权利要求2或权利要求3所述的成像传感器设备，其中，所述拼接块被布置在至少一列中，在所述每个拼接块中，所述列中的行组的数量不超过所述第二寻址线段的数量。

5.如权利要求1-3中的任一项所述的成像传感器设备，其中，每个逻辑门相对于所述拼接块的各个像素传感器的位置是不同的。

6.如权利要求5所述的成像传感器设备，其中，所述每个拼接块中多个逻辑门的位置被伪随机地分布。

7.如权利要求1所述的成像传感器设备，其中，所述像素传感器的阵列还包括一组读出线，其中每个读出线被布置为提供来自所述阵列中的多个行的每一行的单个像素传感器的经组合的信号。

8.如权利要求7所述的成像传感器设备，其中，所述每个拼接块中所述读出线的布置是相同的。

9.如权利要求7或权利要求8所述的成像传感器设备，还包括在所述阵列外部的、沿与所述行寻址电路相同的所述阵列的边缘被排布的读出电路，所述读出电路通过使用所述一组读出线被耦接到所述像素传感器。

10.如权利要求1所述的成像传感器设备，

其中，所述像素传感器的阵列还包括用于寻址所述像素传感器的第三组寻址线；

其中，通过使用所述第三组寻址线中的至少一些，所述组寻址电路还被耦接到所述像素传感器，并被配置为使用所述第三组寻址线执行第二组寻址动作，在所述第二组寻址动作中单个拼接块的单个行组的所有的行同时被寻址；以及其中，所述每个拼接块还被布置为将所述行寻址动作和所述第二组寻址动作相结合，使得一个拼接块的一个行组中仅一行同时被选择。

11.如权利要求10所述的成像传感器设备，其中，所述行寻址动作和所述第二组寻址动作的结合使得所选择的行中的像素传感器被复位。

12.如权利要求10或权利要求11所述的成像传感器设备，其中，第一组寻址动作和所述第二组寻址动作能够同时发生。

13.如权利要求1-3中的任一项所述的成像传感器设备，其中，没有电路被排布为邻近所述像素阵列的除了所述行寻址电路被沿其排布的边缘之外的边缘。

14.一种复合成像传感器设备，包括被布置在对置的对中的多个成像传感器设备，每个成像传感器设备是根据任何前述权利要求中所述的成像传感器设备的。

15.一种提供成像传感器设备的方法，包括：

在行和列的阵列中布置像素传感器，所述阵列包括：多个拼接块，所述多个拼接块中的每个拼接块包括被排布在至少一个行组中的多个像素传感器；用于寻址所述像素传感器的第一组寻址线和第二组寻址线，所述每个拼接块中的所述像素传感器和寻址线的布置是相同的；

提供在所述阵列外部的、沿与所述像素传感器的行相平行的所述阵列的边缘被排布的行寻址电路，所述行寻址电路通过使用所述第一组寻址线被耦接到所述像素传感器并被配置为执行行寻址动作，在所述行寻址动作中，在每个拼接块的每个行组中的单个相应的行同时被寻址；以及在所述阵列外部的、沿与所述行寻址电路相同的所述阵列的边缘被排布的组寻址电路，所述组寻址电路通过使用所述第二组寻址线中的至少一些被耦接到所述像素传感器并被配置为执行组寻址动作，在所述组寻址动作中，单个拼接块的单个行组中的所有的行同时被寻址；

其中，所述每个拼接块还包括用于所述拼接块的每个像素传感器的逻辑门，所述逻辑门被耦接到所述第一组寻址线中的相应的一个和所述第二组寻址线中的相应的一个，以便将所述行寻址动作和所述组寻址动作相结合，使得一个拼接块的一个行组中仅一行同时被选择。

16.如权利要求15所述的提供成像传感器设备的方法，其中，布置所述像素传感器的步骤包括：使用相同的处理步骤形成所述多个拼接块中的至少一些。

17.如权利要求16所述的提供成像传感器设备的方法，其中，所述多个拼接块中的至少一些通过使用相同的光刻工艺被形成。

说明书

成像传感器设备

技术领域

[0001] 本发明涉及成像传感器设备、合成成像传感器设备以及制造这种成像传感器设备和合成成像传感器设备的方法。

背景技术

[0002] 成像传感器阵列在各种不同的应用中被使用。在一些应用(例如医疗X射线成像、望远镜焦平面和同步加速器中的X射线检测器)中，大的阵列区域尺寸是比较理想的。在实践中，这种大的检测区域可以通过拼贴数个较小的检测器单元来实现。为避免图像的部分的丢失，每个单独的单元之间的间隙应当尽可能地小。

[0003] 通常，所使用的是CMOS图像传感器或者键合到CMOS读出芯片的半导体检测器。CMOS成像传感器(CIS)是能够感测电磁辐射(通常是光)并将电磁辐射转化为可读输出电压的像素化的电子设备。在标准CIS中，每个像素将所接收到的辐射转换成电压并存储该电压直到读出阶段。图1示出公知类型的CIS 10。这包括：多个像素20；行寻址电路30；行寻址信号线35；读出电路40和读出信号线45。在读出期间，行通过使用位于沿所述设备的一个边缘的行电路30被寻址。在该行中的所有的像素沿相应的列读出线45被读出。不同列中的每个像素被耦接到同样的读出线45。为了产生均匀的图像，希望所有的像素都相同。

[0004] 在检测器的CMOS部分，因此控制和读出电子设备通常在传感器阵列的至少两侧被提供。如图1中所示出的，在行寻址电路的底部通常提供读出放大器和列控制电路，在左侧通常提供行寻址电路。鉴于存在于这些两侧的电路，使用这两侧来拼贴传感器阵列的任何尝试将在所得的合成阵列中导致显著的间隙。如果传感器阵列是正方形的且仅需要2x2的拼贴，则这些间隙不会引起问题。

[0005] 然而，越来越期望更大的成像传感器。鉴于上面所讨论的限制，这是难以实现的。用于增加可裁剪(cuttable)侧(即，像素阵列的侧面，沿该侧面没有置放电路并且其因此可以邻接其它传感器阵列以创建合成设备)的数量的公知的方法是沿像素阵列的同一边置放寻址电路和读出电路。例如，US-7009646考虑这种做法。

[0006] 为创建更大的合成传感器，构成复合传感器阵列的单个传感器阵列本身最好应尽可能地大。可能的最大的传感器是完整的CMOS晶圆大小，被称为晶圆级。这种大规模单个设备通过使用称为拼接的过程被生产。电路的相同的块在传感器上被重复。当所有的电路块都相同时，选择像素传感器的单个行带来显著的困难。

[0007] 当拼接与将所有的电子电路仅置放在传感器阵列的一边的策略相结合时，还存在其它的挑战。行寻址本质上可以通过使用水平线被实现、并且本质上可以通过使用垂直线被读出的设备具有对称的性质。当所有的电子电路沿单个边缘被置放时，寻址和读出都依赖于朝向基本上相同的线。像素传感器和可以从其中选择单个行的寻址线的重复布置是不容易的。此外，理想的是使用尽可能少的不同类型的重复单元(称为拼接块)生产所述传感器阵列。这不仅导致设备更容易制造并且成本更低，而且还提高每个像素传感器将相同的可能性。图像质量从而被提高。实现所有的这些目标仍然是个难题。

发明内容

[0008] 在这种背景下，本发明提供一种成像传感器设备，包括：被布置成行和列的像素传感器的阵列，该阵列包括：多个拼接块(stitching block)，每个拼接块包括被排布在至少一个行组中的多个像素传感器；用于寻址像素传感器的寻址线的第一和第二组，每个拼接块中像素传感器和寻址线的布置是相同的；在该阵列的外部的、沿与像素传感器的行相平行的阵列的边缘被排布的行寻址电路，该行寻址电路通过使用第一组寻址线被耦接到像素传感器，并被配置为执行行寻址动作，在该行寻址动作中每个拼接块的每个行组中的单个相应的行同时被寻址；在该阵列的外部的、沿与行寻址电路相同的阵列的边缘被排布的组寻址电路，该组寻址电路通过使用第二组寻址线中的至少一些被耦接到像素传感器，并被配置为执行组寻址动作，在该组寻址动作中单个拼接块的单个行组中的所有的行同时被寻址。每个拼接块还被布置为结合行寻址动作和组寻址动作，使得一个拼接块的一个行组中仅一行同时被选择。

[0009] 因此，两个寻址线被用于寻址像素传感器的单个行。该像素传感器被有利地分成跨所有的拼接块的行组，每个行组可以包括跨多个行和至少一列的多个像素传感器。每个行组优选地具有其自己的寻址线。此外，寻址信号还被提供以标识行组内的行。这种寻址信号因此可以被提供给每个行组。第一组寻址线提供行寻址信号，第二组寻址线提供行组寻址信号。

[0010] 已经认识到，当所有的寻址电路沿传感器阵列的一个边缘被置放时，仅使用一个信号来寻址单个行的像素导致不可能使用单个重复单元来制造的传感器。与此相反，使用两个寻址信号用于标识行使得这种结构成为可能。

[0011] 优选地，每个拼接块包括多个第二寻址线段，其中的至少一些各自被布置为与邻近的拼接块的相应的第二寻址线段相耦接。相耦接的第二寻址线段形成第二组寻址线。因此，每个拼接块被设计为与紧接地置放在它下面的拼接块(如果有的话)和紧接地置放在它上面的拼接块(如果有的话)相匹配。即使这样，就它们的寻址线段而言拼接块是相同的。这允许从较小的相同的片段来构建大的结构。

[0012] 更优选地，在每个拼接块中，每个行组具有耦接到它的单个相应的第二寻址线段。拼接块中其它的第二寻址线段可以各自被配置为与被置放在上面的拼接块中的相应的第二寻址线段相耦接。这可能导致拼接块图案，在该拼接块图案中那些被配置为耦接到另一拼接块中相应的第二寻址线段(该第二寻址线段具有配置，在该配置中线段的起点在拼接块的底部处，线段的终点在拼接块的顶部处)的第二寻址线段被横向移位。这可能导致该第二寻址线段本质上为阶梯型或斜角型(diagonal)。

[0013] 有利的是，拼接块被布置在至少一列中。在这种情况下，列应当被理解为指的是拼接块，而不是像素传感器。然后，在每个拼接块中，拼接块的列中的行组的数量可以不超过第二寻址线段的数量。如果每个行组被单独寻址，则这可以应用。可以认为耦接到行组的拼接块中第二寻址线段的数量与拼接块中行组的数量相同。此外，应当理解，离行寻址电路和组寻址电路最近的拼接块可能需要至少与整列中存在的行组的数量相同的的第二寻址线段。由于每个拼接块具有第二寻址线段的同样的图案，应当领会拼接块中第二寻址线段的数量限制列中所可以提供的行组的数量。可选择地，第二寻址线段中的一些可能既不耦接到拼接块中的任何像素传感器也不耦接到耦接到像素传感器的其它寻址线段。在一些实施例中，第二组寻址线可以被配置为使得单个第二寻址线耦接到一个以上的行组。

[0014] 有利的是，每个像素传感器使用CMOS晶体管制造而成。可选择地，每个像素传感器是有源像素传感器，尽管无源像素传感器可以可替代地被使用。

[0015] 将行寻址动作与组寻址动作相结合可以通过使用逻辑电路(比如逻辑门)来实现。例如，每个拼接块还可以包括用于拼接块的每个像素传感器的逻辑门。这种逻辑门可以被耦接到第一组寻址线中的相应的一个和第二组寻址线的相应的一个。这样，尽管事实是两个寻址信号是由在阵列外部的寻址电路提供的，但是单个寻址信号还是可以被提供给每个像素传感器。有别于一些公知的成像传感器，这意味着逻辑电路中的一些在像素传感器内被提供。其结果是，像素传感器阵列的一部分被用于寻址电路，从而减小整体的像素传感器的灵敏度。这部分可以很小。然而，然后可能导致一些图像退化，但这可以被缓解。有利的是，多个逻辑门相对于拼接块的它们的相关联的像素传感器的位置可能不全部相同。如果逻辑门的位置都是相同的，则在图像上图案可能是明显的。然而，理想的是，对于每个拼接块，拼接块内的逻辑门的布置是相同的。优选地，每个拼接块中多个逻辑门的位置被分布为伪随机的。这可能导致改善的图像质量，因为对随机或伪随机的退化做出的补偿可以比对图案中的退化做出的补偿更有效。

[0016] 行寻址电路和组寻址电路可以通过使用分开的功能元件或作为集成逻辑或电路结构的一部分被提供。

[0017] 可选择地，每个拼接块包括被排布在一个行组中的多个像素传感器。在这种情况下，组寻址电路被配置以形成组寻址动作，其中拼接块中所有的行同时被寻址。然后，第二组寻址线可以被配置为使得在每个拼接块中仅一个第二寻址线被耦接到像素传感器。

[0018] 在优选实施例中，像素传感器阵列还包括一组读出线。然后，每个读出线可以被布置为提供来自阵列中的多个行的每一行的单个像素传感器的经组合的信号。更优选地，每个读出线被布置为提供来自阵列中的每一行的单个像素传感器的经组合的信号。然后，由行寻址动作和组寻址动作的结合对一个拼接块的一个行组的仅一行的选择意味着在该组读出信号线上仅提供来自所选择的行的信号。读出线的替代的配置是可能的。例如，可能存在多组读出线。每组读出线可能被配置为提供来自像素传感器的一个或多个行的经组合的信号。该像素传感器的一个或多个行优选地来自多个行组。有利的是，每个拼接块中读出线的布置是相同的。如上述，这可能意味着所述装置的制造变得更加简单，成本更低，因为大量(或者甚至全部)拼接块可以以完全相同的方式被制备。例如，可以使用相同的光刻工艺(具有相同的一个或多个掩膜)。

[0019] 优选地，读出电路被提供在阵列的外部。该读出电路在沿行寻址电路(和组寻址电路)的阵列的同一边缘被有利地排布，并通过使用该组读出线被耦接到像素传感器。

[0020] 有利的是，大部分电路被排布为邻近像素阵列中除了沿其行寻址电路被排布的边缘之外的边缘。如前面所详细描述的，组寻址电路沿与行寻址电路相同的边缘被排布，并且可选地，读出电路也沿相同的边缘被排布。由于所有的电路沿一个边缘被排布，像素阵列的其它的三个边缘是可裁剪的。然后，复合成像传感器设备可以包括如上面所描述的像素传感器的第一阵列，像素传感器的至少一个其他阵列被放置以邻接沿公共边缘的像素传感器的第一阵列，该公共边缘是没有电路被排布为与其邻近的边缘。这样，2xN复合像素传感器阵列可以被制造，其中N是任意整数。

[0021] 可选择地，像素传感器的阵列还可以包括用于寻址像素传感器的第三组寻址线。然后，通过使用第三组寻址线中的至少一些，该组寻址电路还可以被耦接到像素传感器，并可以被配置为使用第三组寻址线执行第二组寻址动作，在该第二分组寻址动作中单个拼接块的单个行组中的所有的行同时被寻址。此外，每个拼接块随后还可以被布置以结合行寻址动作和第二组寻址动作，使得一个拼接块的一个行组中只有一行被同时选择。有利的是，第一组寻址动作和第二组寻址动作可以被同时实现。在一些实施例中，行寻址动作和第二组寻址动作的结合可以使得所选择的组中的像素传感器被复位。

[0022] 另一方面，本发明提供复合成像传感器设备，包括被布置在相对的对中的多个成像传感器设备，每个成像传感器设备为如上面所描述的。因此，2xN复合成像传感器阵列可由此被提供。

[0023] 在本发明的又另一方面，可以提供一种操作成像传感器设备的方法，成像传感器设备如上面所描述的被提供。然后，操作所述成像传感器设备的方法可包括：对行寻址电路进行配置以执行行寻址动作；对组寻址电路进行配置以形成组寻址动作；进行读出，从而读出拼接块的行组的所选择的行。

[0024] 另一方面，存在提供成像传感器设备的方法，包括：在行和列的阵列中布置像素传感器，该阵列包括：多个拼接块，每个拼接块包括被排布在至少一组中的多个像素传感器；用于寻址像素传感器的寻址线的第一和第二组，每个处理中像素传感器和寻址线的布置是相同的；提供在阵列外部的、沿与像素传感器的行相平行的阵列的边缘被排布的行寻址电路，该行寻址电路通过使用第一组寻址线被耦接到像素传感器并被配置为执行行寻址动作，在该行寻址动作中，在每个拼接块的每个行组中的单个相应的行同时被寻址；在阵列外部的、沿与所述行寻址电路相同的所述阵列的边缘被排布的组寻址电路，该组寻址电路通过使用第二组寻址线的至少一些被耦接到像素传感器并被配置为执行组寻址动作，在该组寻址动作中，在单个拼接块的单个行组中的所有的行同时被寻址。每个拼接块还被布置以组合行寻址动作和组寻址动作，使得一个拼接块的一个行组中只仅行同时被选择。

[0025] 提供成像传感器设备的方法还有其它的方法步骤，以便提供与上面所描述的成像传感器设备相联系的任何所描述的特征。此外，复合成像传感器设备可以通过在相对的对中布置多个这种成像传感器设备被提供。

[0026] 可选择地，提供成像传感器设备的方法可以是这样的，使得布置像素传感器的步骤包括使用相同的处理步骤形成多个拼接块的至少一些拼接块。在优选的实施例中，多个拼接块中的至少一些是通过使用同样的光刻工艺形成的。有利的是，同样的光刻工艺可能意味着同样的一个或多个掩膜被使用。

[0027] 应当理解，即使没有被明确地公开，所描述的单独的装置特征或方法特征的任何组合或子组合可以被实现。

附图说明

[0028] 本发明可以用各种方式付诸实施，其中一些方式现在将仅作为示例并参考附图方式进行描述，在附图中：

[0029] 图1示出CMOS成像传感器的公知的类型；

[0030] 图2根据本发明描绘成像传感器设备的一部分；

[0031] 图3根据本发明示出成像传感器设备的拼接块的第一实施例；

[0032] 图4根据本发明示出成像传感器设备的拼接块的第二实施例；

[0033] 图5示出关于图3和图4的实施例的联系的更多的细节；

[0034] 图6详细说明单个像素传感器的布置；

[0035] 图7根据图6示出当被布置在像素传感器阵列的行组中时的像素传感器；并且[0036] 图8描绘合成像素传感器的实施例。

具体实施方式

[0037] 首先参考图2，示出了依照本发明的成像传感器设备100。如联系图1所示出的，当描述同一特征时，相同的标号被使用。成像传感器设备100包括：阵列中的多个像素传感器120；垂直行寻址线135；水平行寻址线136；行寻址电路130；读出线45和读出电路40。所述多个像素传感器120是CMOS。

[0038] 通常沿传感器阵列100的垂直边(如图1中所示出的)放置的寻址电路130被移动到底部边缘。行选择信号随后使用垂直行寻址线135向上到达芯片的上部并通过使用水平行寻址线136被90度转向以达到行中的每个像素。这允许像素传感器120充分延伸到成像传感器设备100的三个边缘。每个读出线45允许来自各个列中的每个像素传感器的信号经由读出电路40被读出。然而，如果该设计通过使用拼接块被实现，且行仅通过使用垂直行寻址线135和水平行寻址线136被选择，则希望避免每个拼接块中的一个或多个行被选择。这可能造成损坏的数据。

[0039] 图3中所示出的是依照本发明的成像传感器设备的拼接块的第一实施例。这些可以被实施以实现图2中所示出的设计。所示出的拼接块200仅是成像传感器的一部分。为清晰起见，图2中所示出的读出电路和行寻址电路被省略。示出的是第一拼接块201、第二拼接块202和第三拼接块203。然而，所有的三个拼接块实际上是相同的。

[0040] 第一拼接块201包括：布置在两行中的多个像素传感器220(尽管图中只有一个被标记)；第一组寻址线段241；第二组寻址线段242；第三组寻址线段43和第四组寻址线段244。连接230还被提供给第一拼接块201中的像素传感器220的第一行和拼接块201中的像素传感器220的第二行。应当理解这些特征仅与第一拼接块201相联系地被示出，但它们对于每个其它拼接块(第二拼接块202和第三拼接块203)被重复。

[0041] 组寻址线段241、242、243和244各自具有L形或阶梯形。此外，组寻址线段241、242、243和244被排布为使得第二组寻址线段242、第三组寻址线段243和第四组寻址线段244将耦接到邻近的拼接块中的其它组寻址线段。例如，在第二拼接块202中，第三组寻址线段243(在该块中未标记)耦接到第一拼接块201中的第二组寻址线段242。此外，每个拼接块中的第一组寻址线段241使用触头230使得寻址线被耦接到该拼接块中的像素传感器。

[0042] 这样，组寻址线从传感器阵列底部处的逻辑电路开始耦接，向上穿过拼接块。由于这些线是交错的，它们跨传感器阵列200成斜角地有效地延伸。这意味着，如果每个拼接块连接到在同一点处的这些线中的一条，它实际上连接到在传感器阵列200的底部处的不同的信号。传感器阵列200内的拼接线的布局允许寻址电路逻辑被置放到传感器阵列200的底部边缘处。应该理解的是，图3中缺少了行寻址线，但是其如图2中所示出的。

[0043] 现在参考图4，依照本发明示出了成像传感器设备中的拼接块的第二实施例。同样，仅每个拼接块中的组寻址线段被示出。三种类型的拼接块被示出。拼接块的第一类型被标记为B，拼接块的第二类型被标记为E，拼接块的第三类型被标记为H。在完整的传感器阵列中，可以单独寻址7组。这些被标记为A0、A1、A2、A3、A4、A5、A6和A7。对于每个寻址块，在阵列的底部处提供单个组寻址线。拼接块的第二类型E类似于联系图3所示出的那些拼接块，并且是最常见的重复类型。拼接块的第一类型B和拼接块的第三类型H被用于传感器阵列的边缘。因此，尽管其它拼接块可能具有不同的配置，所述拼接块的至少一些关于像素传感器和寻址线具有相同的配置。

[0044] 使用这些配置，每个行可以通过使用两个信号被选择。第一信号选择拼接块内的行，第二信号选择单个拼接块。然而，这两个信号的组合意味着在任何时间在整个传感器阵列中只有一行被选择。现在将讨论用于实现这种选择的装置。

[0045] 现在参考图5，更详细地示出关于图3和图4的实施例的联系。传感器阵列300包括多个像素传感器(未示出)。在传感器阵列300的外部所提供的是行寻址逻辑电路330。与图2中所示出的配置相同的是，该电路被置放在传感器阵列300的底部处。行寻址电路330提供两个信号：行寻址信号335和组寻址信号345。在每个相同的拼接块中，行寻址信号335被耦接到水平行寻址线336。组寻址信号345经由水平线346仅被耦接到单个拼接块。其它组寻址信号(未示出)耦接到其它的具体的拼接块。对像素传感器的每一行，逻辑门350被提供。这被耦接到通过水平线336所提供的行寻址信号和通过水平线346所提供的组寻址信号。如果两个信号都指示逻辑“高”，则逻辑门350提供选择信号到水平线355上，其被连接到沿该行的每个像素传感器。这使得沿该行的每个像素传感器发送它的读出数据。

[0046] 逻辑门350是设备的每一行上都提供的单个的与门，组寻址信号作为其输入。该与门代表像素传感器的布局中的细微的变化。逻辑门的智能布局可以减轻由于这种效果造成的任何问题。如果这些逻辑门被随机地分布，则在传感器阵列的图像输出中它们将几乎看不见，平面场均一性可以被保留。事实上，这些门的位置是已知的，且从传感器阵列到另一个传感器阵列是相同的。因此，这些门的分布实际上是伪随机的。

[0047] 在图6中，示出单个像素传感器400的详细的布置。像素传感器400包括：有源像素传感器电路410；读出线420；水平行寻址线336；水平行复位线337；水平组寻址线346；第一与门430和第二与门440。辅助寻址线450也被示出，其是意在连接到其它行或行组、但不连接到所示出的像素传感器400的寻址线。

[0048] 组寻址信号被耦接到水平组寻址线346，并且作为输入提供给第一与门430和第二与门440。行寻址信号被耦接到水平行寻址线336，并且仅作为输入提供给第一与门430。因此，当组寻址信号和行寻址信号都指示逻辑高时，第一与门430的输出也是逻辑高。并且使得像素传感器410在读出线420上提供读出输出。行复位信号被耦接到水平行复位寻址线337，并且仅作为输入提供给第二与门440。因此，当组寻址信号和行复位寻址信号都指示逻辑高时，第二与门440的输出也是逻辑高并且使得像素传感器410进行复位。

[0049] 图7依照图6示出当被布置在像素传感器阵列的行组500中时的像素传感器。特别地，这个示例行组500是整个拼接块。行组500内的像素传感器被从A到D的列和从1到4的行标记。因此像素传感器A1指的是在列A和行1中的像素传感器。类似地，像素传感器C3指的是在列C和行3中的像素传感器，等等。

[0050] 在第一组寻址线510上提供针对行组500的组寻址信号。在第二组寻址线520上提供针对位置紧邻拼接块500上的相同的拼接块中的行组的组寻址信号。类似地，在第三组寻址信号530上提供针对位置紧邻紧邻与拼接块500上的拼接块上的相同的拼接块中的行组的组寻址信号。

[0051] 可以看出，行寻址线和行复位寻址线被耦接到像素中的单独的行上。在像素传感器A1中，承载第一行的信号的垂直线被耦接到相应的水平线。类似地，在像素传感器B2中，承载第二行的信号的垂直线被耦接到相应的水平线。在像素传感器C3中，承载第三行的信号的垂直线被耦接到相应的水平线。最后，在像素传感器D4中，承载第四行的信号的垂直线被耦接到相应的水平线。这样，为了读出或者复位，行组500内的单独的行可以被寻址。

[0052] 第一组寻址线被耦接到像素传感器的每行中的水平线。这种联系在像素传感器D1、D2、D3和D4中被示出。与门以伪随机的方式被分布在拼接块的各处，在像素传感器D1、B2、C3和A4中。在具有更多数量的像素传感器的、更大规模的拼接块中，与门的这种伪随机的分布将会更明显。

[0053] 在如本文所描述的设计中，可以使用标准拼接过程。不需要复杂的步进处理器。此外，所有的像素传感器具有同样水平的灵敏度。不需要沿阵列的长度的移位寄存器来实现读出。对这种移位寄存器的使用可能造成在输出信号中形成轻微的不灵敏的条纹。此外，每行使用一个与逻辑门可以实现功耗的降低。移位寄存器内含的触发器可能比这种布置消耗显著更多的功率。

[0054] 应当理解，合成成像传感器设备然后可以通过在2xN结构中布置每个这些成像传感器设备来创建，其中寻址和读出电路位于每个对置的传感器阵列对的相对的边缘。由于阵列的三个侧面是可剪切的，理论上对N没有限制，任何整数值都是可能的。图8描绘复合像素传感器的实施例。像素传感器阵列正在组对。该传感器阵列被定位和定向，使得像素传感器阵列的边缘电路(包括寻址电路和读出电路)位于沿合成结构的一个维度(图8中的垂直线)的相对侧。沿另一个维度(图8中的水平线)的像素传感器阵列的边缘电路位于合成结构的同一侧。因此，2xN形成。

[0055] 虽然上面已经对优选实施例进行了描述，但是本领域技术人员将认识到各种修改和变化都是可能的。例如，每个拼接块可以被分成多个行组。然后，每个行组有单个寻址线，而不是为每个拼接块提供单个组寻址线。这样，在每个拼接块中可能有不止一个组寻址线被耦接到像素。

[0056] 针对具体应用，组寻址线中的一些可能被连接到不止一个行组或拼接块。类似地，在每个行组或拼接块中，行寻址线的一个或多个可以被连接到一个以上的行。附加地或可替代地，行组或拼接块中的一些可以被连接到任何组寻址线、行寻址线或两者都可。不同类型的成像传感器可以被实现。

[0057] 除了与逻辑门，还可以使用其他类型的逻辑门电路，例如与非门。

[0058] 在进一步的发展中，第二组寻址线信号(而不是第二行寻址线或附加于第二行寻址线)可以被提供给每个行组或块，如图6和图7中所示出的。该第二线(例如)可以作为行组的复位信号。由此有可能同时在一个行组中选择一行而在另一行组中复位一行。如果需要的话，可以设想针对其它应用的其它组寻址线信号。