单BE结连续输出开关电容带隙基准电路

摘要

本发明公开了一种单BE结连续输出开关电容带隙基准电路，涉及调节电压或电流的装置技术领域。所述基准电路包括电流源组I、第一可控开关组Sa、BE结产生电路、第二可控开关组Sb、电压存储电路组a、可控开关S0-S6、第一电压存储电路、电压平均存储电路、第一加法电路、增益电路K、第二电压存储电路、第二加法电路和第三电压存储电路。所述电路的输出基准电压更精确，工艺灵活性和稳定性更高，没有采用电阻，可与标准数字CMOS工艺兼容，兼容性强。

权利要求

1.一种单BE结连续输出开关电容带隙基准电路，其特征在于：所述基准电路包括电流源组I、第一可控开关组Sa、BE结产生电路、第二可控开关组Sb、电压存储电路组a、可控开关S0-S6、第一电压存储电路、电压平均存储电路、第一加法电路、增益电路K、第二电压存储电路、第二加法电路和第三电压存储电路，电源VDD依次经电流源组I、第一可控开关组Sa与BE结产生电路的发射极连接，BE结产生电路的发射极第一路依次经可控开关S0、第一电压存储电路、可控开关S2与第一加法电路的减输入端连接，BE结产生电路的发射极其余路依次经第二可控开关组Sb、电压存储电路组a、电压平均存储电路、可控开关S1与第一加法电路的加输入端连接，第一加法电路的输出端依次经增益电路K、可控开关S3、第二电压存储电路、可控开关S5与第二加法电路的一个加输入端连接，第一电压存储电路与可控开关S2的结点经可控开关S4与第二加法电路的另一个加输入端连接，第二加法电路的输出端经可控开关S6与第三电压存储电路的一端连接，第三电压存储电路的另一端为所述基准电路的电压输出端。

2.根据权利要求1所述的单BE结连续输出开关电容带隙基准电路，其特征在于：所述电流源组I包括若干个电流源I1、I2…In，所述第一可控开关组Sa包括与所述电流源I1、I2…In个数相同的可控开关Sa1、Sa2…San，所述第二可控开关组Sb包括与所述电流源I1、I2…In个数相同的可控开关Sb1、Sb2、…Sbn，所述电压存储电路组a包括与所述电流源I1、I2…In个数相同的电压存储电路a1、a2…an，电流源I1与可控开关Sa1串联，电流源I2与可控开关Sa2串联，依次类推，电流源Im与可控开关Sam串联，相互串联的电流源Im和可控开关Sam形成若干条电流源支路，上述若干条电流源支路相互并联；可控开关Sb1与电压存储电路a1串联，可控开关Sb2与电压存储电路a2串联，依次类推，可控开关Sbm与电压存储电路am串联，相互串联的可控开关Sbm和电压存储电路am形成若干条电压存储支路，上述若干条电压存储支路相互并联，所述n为大于等于2的自然数, m为大于等于2，小于等于n的自然数。

3.根据权利要求2所述的单BE结连续输出开关电容带隙基准电路，其特征在于：所述基准电路还包括位于电压平均存储电路与电压存储电路组a之间的第三可控开关组SC，所述第三可控开关组SC包括与所述电流源I1、I2…In个数相同的可控开关Sc1、Sc2、…Scn，所述可控开关Sb1依次与电压存储电路a1、可控开关Sc1串联，所述可控开关Sb2依次与电压存储电路a2、可控开关Sc2串联，依次类推，所述可控开关Sbm依次与电压存储电路am、可控开关Scm串联，相互串联的可控开关Sbm、电压存储电路am、可控开关Scm形成若干条电压存储支路，上述若干条电压存储支路相互并联，所述n为大于等于2的自然数, m为大于等于2，小于等于n的自然数。

4.根据权利要求1所述的单BE结连续输出开关电容带隙基准电路，其特征在于：所述电压存储电路为电容。

说明书

单BE结连续输出开关电容带隙基准电路

技术领域

[0001] 本发明涉及调节电压或电流的装置技术领域，尤其涉及一种单BE结连续输出开关电容带隙基准电路。

背景技术

[0002] 基准电路是所有集成电路系统中最重要的模块之一，为其他电路模块提供高精度和高稳定性的电压基准或电流基准，广泛应用于数字和模拟集成电路中，比如DC-DC调制器、线性稳压器、数模/模数转换电路、闪存、各种驱动器、通信发射、接收器等电路。其中，带隙基准由于结构原理简单、实现方便、性能优良，应用最为广泛，其特性直接关系系统的整体性能。

[0003] 传统的带隙基准电路受到运算放大器输入失调电压影响较大，同时为了减小单路电流降低静态功耗，一般采用大的比例电阻，容易占用过大芯片面积。基于开关电容的带隙基准电路可以解决运放的失调电压问题，但采用8:1甚至更大比例的三极管（或二极管），仍然不能避免面积过大的问题。且由于制造工艺误差带来的三极管比例的偏差以及电流镜比例的偏差也会对基准的输出精度带来影响。

发明内容

[0004] 本发明所要解决的技术问题是提供一种单BE结连续输出开关电容带隙基准电路，所述电路的输出基准电压更精确，工艺灵活性和稳定性更高，芯片面积小，没有采用电阻，可与标准数字CMOS工艺兼容，兼容性强。

[0005] 为解决上述技术问题，本发明所采取的技术方案是：一种单BE结连续输出开关电容带隙基准电路，其特征在于：所述基准电路包括电流源组I、第一可控开关组Sa、BE结产生电路、第二可控开关组Sb、电压存储电路组a、可控开关S0-S6、第一电压存储电路、电压平均存储电路、第一加法电路、增益电路K、第二电压存储电路、第二加法电路和第三电压存储电路，电源VDD依次经电流源组I、第一可控开关组Sa与BE结产生电路的发射极连接，BE结产生电路的发射极第一路依次经可控开关S0、第一电压存储电路、可控开关S2与第一加法电路的减输入端连接，BE结产生电路的发射极其余路依次经第二可控开关组Sb、电压存储电路组a、电压平均存储电路、可控开关S1与第一加法电路的加输入端连接，第一加法电路的输出端依次经增益电路K、可控开关S3、第二电压存储电路、可控开关S5与第二加法电路的一个加输入端连接，第一电压存储电路与可控开关S2的结点经可控开关S4与第二加法电路的另一个加输入端连接，第二加法电路的输出端经可控开关S6与第三电压存储电路的一端连接，第三电压存储电路的另一端为所述基准电路的电压输出端。

[0006] 进一步的技术方案在于：所述电流源组I包括若干个电流源I1、I2…In，所述第一可控开关组Sa包括与所述电流源I1、I2…In个数相同的可控开关Sa1、Sa2…San，所述第二可控开关组Sb包括与所述电流源I1、I2…In个数相同的可控开关Sb1、Sb2、…Sbn，所述电压存储电路组a包括与所述电流源I1、I2…In个数相同的电压存储电路a1、a2…an，电流源I1与可控开关Sa1串联，电流源I2与可控开关Sa2串联，依次类推，电流源Im与可控开关Sam串联，相互串联的电流源Im和可控开关Sam形成若干条电流源支路，上述若干条电流源支路相互并联；可控开关Sb1与电压存储电路a1串联，可控开关Sb2与电压存储电路a2串联，依次类推，可控开关Sbm与电压存储电路am串联，相互串联的可控开关Sbm和电压存储电路am形成若干条电压存储支路，上述若干条电压存储支路相互并联，所述n为大于等于2的自然数, m为大于等于2，小于等于n的自然数。

[0007] 进一步的技术方案在于：所述基准电路还包括位于电压平均存储电路与电压存储电路组a之间的第三可控开关组SC，所述第三可控开关组SC包括与所述电流源I1、I2…In个数相同的可控开关Sc1、Sc2、…Scn，所述可控开关Sb1依次与电压存储电路a1、可控开关Sc1串联，所述可控开关Sb2依次与电压存储电路a2、可控开关Sc2串联，依次类推，所述可控开关Sbm依次与电压存储电路am、可控开关Scm串联，相互串联的可控开关Sbm、电压存储电路am、可控开关Scm形成若干条电压存储支路，上述若干条电压存储支路相互并联，所述n为大于等于2的自然数, m为大于等于2，小于等于n的自然数。

[0008] 进一步的技术方案在于：所述电压存储电路为电容。

[0009] 采用上述技术方案所产生的有益效果在于：所述基准电路通过控制开关导通顺序控制BE结产生电路上流过不同电流从而产生不同的电压进而减少三极管或二极管的使用个数，通过多路平均求值，确保更高精度的基准电压输出，具有极大的工艺灵活性和稳定性，本发明没有采用电阻，可与标准数字CMOS工艺兼容，兼容性强。

附图说明

[0010] 下面结合附图和具体实施方式对本发明作进一步详细的说明。

[0011] 图1是本发明的原理框图；

[0012] 图2是本发明实施例一的原理图；

[0013] 图3是本发明实施例一的输出波形；

具体实施方式

[0014] 下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0015] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

[0016] 本发明公开了一种单BE结连续输出开关电容带隙基准电路，所述基准电路包括电流源组I、第一可控开关组Sa、BE结产生电路、第二可控开关组Sb、电压存储电路组a、可控开关S0-S6、第一电压存储电路（即图1中的存储电路1）、电压平均存储电路、第一加法电路、增益电路K、第二电压存储电路（即图1中的存储电路2）、第三可控开关组SC，第二加法电路和第三电压存储电路（即图1中的存储电路3）。

[0017] 具体连接关系如图1所示，电源VDD依次经电流源组I、第一可控开关组Sa与BE结产生电路的发射极连接，BE结产生电路的发射极第一路依次经可控开关S0、第一电压存储电路、可控开关S2与第一加法电路的减输入端连接，BE结产生电路的发射极其余路依次经第二可控开关组Sb、电压存储电路组a、第三可控开关组SC、电压平均存储电路、可控开关S1与第一加法电路的加输入端连接，第一加法电路的输出端依次经增益电路K、可控开关S3、第二电压存储电路、可控开关S5与第二加法电路的一个加输入端连接，第一电压存储电路与可控开关S2的结点经可控开关S4与第二加法电路的另一个加输入端连接，第二加法电路的输出端经可控开关S6与第三电压存储电路的一端连接，第三电压存储电路的另一端为所述基准电路的电压输出端。

[0018] 如图1所示，所述电流源组I包括若干个电流源I1、I2…In，所述第一可控开关组Sa包括与所述电流源I1、I2…In个数相同的可控开关San， 所述第二可控开关组Sb包括与所述电流源I1、I2…In个数相同的可控开关Sbn，所述第三可控开关组SC包括与所述电流源I1、I2…In个数相同的可控开关Scn，所述电压存储电路组a包括与所述电流源I1、I2…In个数相同的电压存储电路an（在本发明中n为大于等于2的自然数）。

[0019] 电流源I1与可控开关Sa1串联，电流源I2与可控开关Sa2串联，依次类推，电流源Im与可控开关Sam串联，相互串联的电流源Im和可控开关Sam形成若干条电流源支路，上述若干条电流源支路相互并联。所述可控开关Sb1依次与电压存储电路a1、可控开关Sc1串联，所述可控开关Sb2依次与电压存储电路a2、可控开关Sc2串联，依次类推，所述可控开关Sbm依次与电压存储电路am、可控开关Scm串联，相互串联的可控开关Sbm、电压存储电路am、可控开关Scm形成若干条电压存储支路，上述若干条电压存储支路相互并联, m为大于等于2，小于等于n的自然数。

[0020] 所述第一可控开关组Sa有依次打开、同时打开及同时关闭n+2种情况，所述的电流源组I通过第一可控开关组Sa导通顺序不同，分别在BE结产生电路上产生n+2种电压即：VBE1-VBEn、VBEall、“0”。所述的电压VBE1-VBEn在所述第二可控开关组Sb中的可控开关 Sb1-Sbn导通时分别存入电压存储电路组a的电压存储电路a1-an中，此后所述第三可控开关组SC同时导通，电压平均存储电路对存储的电压VBE1-VBEn求取平均并存储电压 VBeav。

[0021] 电压VBeall在所述可控开关 S0导通时，存入第一电压存储电路中，在所述电压平均存储电路完成存储后所述可控开关S1和可控开关S2同时导通，可控开关S3和可控开关S4关闭，所述的第一加法电路对电压VBEall和电压 VBEav完成减法运算，输出电压ΔVBE=VBEall-VBeav，所述增益电路K将电压ΔVBE放大k倍，输出电压VA=k*ΔVBE，所述可控开关S1和可控开关S2同时关闭，可控开关S3和可控开关S4导通，所述的输出电压VA存储在第二电压存储电路中，所述可控开关S2与S3同时关断，可控开关 S2、S4、S5与 S6同时导通，第二加法电路将电压 VA与电压VBEall相加，输出电压VO= VA+VBEall= k*ΔVBE +VBEall,所述电压VO存储在所述第三电压存储电路中，所述第三电压存储电路存储并保持输出电压VREF=VO=VA+VBEall= k*ΔVBE+VBeall。

[0022] 当所述电压存储电路为电容时，所述基准电路如图2所示。在图2中，共选用了8个电流源，其基准核心部分与原理图一致，在实际处理部分，由于选用电容作为电压存储电路，大大简化了具体电路结构，由于电容的输入和输出在同一端口，第二可控开关组和第三可控开关组可合并为一个开关组。由于相互并联的电容上电压自动平均和存储，因此图1中所述的电压平均存储电路也与电压存储电路组a合并，而可控开关S1也与第二可控开关组合并。同时，采用运算放大器能够一并进行增益和电平加减，原理也与图1一致，但简化了电路结构。

[0023] 具体的工作过程是：状态1，可控开关Sa1、S0、S3、Sb1、S2、S4导通，电容 C1充电；状态2，可控开关Sa2、S0、S3、Sb2、S2、S4导通，电容 C2充电；状态3，可控开关 Sa3、S0、S3、Sb3、S2、S4导通，电容C3充电；状态4，可控开关 Sa4、S0、S3、Sb4、S2、S4导通，电容 C4充电；状态5，可控开关Sa5、S0、S3、Sb5、S2、S4导通，电容 C5充电；状态6，可控开关 Sa6、S0、S3、Sb6、S2、S4导通，电容C6充电；状态7，可控开关 Sa7、S0、S3、Sb7、S2、S4导通，电容 C7充电；状态8，可控开关 Sa8、S0、S3、Sb8、S2、S4导通，电容 C8充电；状态9，可控开关 Sa1-Sa8、S1、S3、S4、Sb1-Sb8导通，电容 C1-C8电压平均，电压存储电路组上的电压为VBE (ΣI/n),电容C0到地电压为 VBE (ΣI)，电容C0两端电压为ΔVBE= VBE (ΣI)- V BE (ΣI/n)；状态10，可控开关 Sa1-Sa8、S0、S2、S3导通，电容 C9两端电压为(C1/C9)[ΔVBE] = (C1/C9)(kT/q)ln(8)，电压存储电路组上的电压为VBE (ΣI)；状态11，Sa1-Sa8、S1、S3、S5导通，电容 CL上的电压 VREF= VBE (ΣI)+ (C0/C9)(kT/q)ln (8)。

[0024] 图2所示的基准电路的输出波形如图3所示。电路需要一段时间才能进入正常工作区输出电压基准信号。

[0025] 本发明不仅解决了三极管、电阻占用较大面积的问题，通过高频率组合控制，还可大幅度减小使用的电容值。所述基准电路通过控制开关导通顺序控制BE结产生电路上流过不同电流从而产生不同的电压进而减少三极管或二极管的使用个数，通过多路平均求值，确保更高精度的基准电压输出，具有极大的工艺灵活性和稳定性，本发明没有采用电阻，可与标准数字CMOS工艺兼容，兼容性强。