一种IO Pad的ESD静电防护结构

摘要

本发明提供一种IO Pad的ESD静电防护结构，包括衬底、两个P型晶体管、四个N型晶体管、隔离电阻、两个PAD通道以及N型阱区。本发明采用非ESD Device器件构成防护器件；采用手指状结构并联MOS管单元构成MOS管并联组，多MOS管并联组并行布局，构成大尺寸静电防护MOS器件；版图布局采用双Pad通道，与ESD防护N型MOS器件区域、P型MOS器件相间隔分布。本发明的IO Pad的ESD静电防护结构，与工艺厂商提供IO Pad的静电防护结构相比，能减少工艺流程，兼容其他工艺设计，达到等同静电防护性能同时，静电防护器件面积更小，成本更低，且便于为提升防静电能力对静电防护器件进行改进。

权利要求

1.一种IO Pad的ESD静电防护结构，其特征在于，包括衬底(10)、阱区(11)、两个P型晶体管(1，2)、第一N型晶体管(3)、第二N型晶体管(4)、第三N型晶体管(5)、第四N型晶体管(7)、隔离电阻(6)、第一PAD通道(8)以及第二PAD通道(9)，其中，所述第一PAD通道(8)与第二PAD通道(9)彼此间隔、且彼此平行地布置在所述衬底(10)上，所述第一PAD通道(8)与第二PAD通道(9)通过金属层物理连接；所述阱区(11)布置在所述第一PAD通道(8)和第二PAD通道(9)限定的区域之外；并且两个P型晶体管(1，2)沿着所述第一PAD通道(8)延伸的方向并列地布置在所述阱区(11)上；

所述第一N型晶体管(3)和第四N型晶体管(7)沿着两个PAD通道延伸的方向并列地布置在两个PAD通道限定的区域内，并靠近于所述第一PAD通道(8)；所述第二N型晶体管(4)、第三N型晶体管(5)、以及隔离电阻(6)沿着两个PAD通道延伸的方向并列地布置在两个PAD通道限定的区域内，并靠近于所述第二PAD通道(9)，并且所述第一N型晶体管(3)与第二N型晶体管(4)和第三N型晶体管(5)之间通过所述第一N型晶体管(3)的栅端金属信号线间隔；

每个P型晶体管(1，2)都包括并列布置的多个MOS管并联组，并且每一个MOS管并联组包括呈手指状并联连接的多个P型MOS管单元；并且所述第一N型晶体管(3)、第二N型晶体管(4)、第三N型晶体管(5)以及第四N型晶体管(7)各自也包括并列布置的多个MOS管并联组，并且每一个MOS管并联组包括呈手指状并联连接的多个N型MOS管单元。

2.根据权利要求1所述的IO Pad的ESD静电防护结构，其特征在于，

每个P型晶体管(1，2)包括30～60个P型MOS管单元，每个P型MOS管单元的宽度为1.8～

5.4微米，长度为0.4～0.8微米；

所述第一N型晶体管(3)包括120～360个N型MOS管单元，第二N型晶体管(4)包括18～36个N型MOS管单元，所述第三N型晶体管(5)包括42～68个N型MOS管单元，第四N型晶体管(7)包括6～12个N型MOS管单元，并且所述第一N型晶体管(3)、第二N型晶体管(4)以及第三N型晶体管(5)中的N型MOS管单元的宽度均为1.8～5.4微米，长度为0.4～0.8微米，所述第四N型晶体管(7)中的N型MOS管单元的宽度均为1.2～3.6微米，长度为0.35～0.7微米。

说明书

一种IO Pad的ESD静电防护结构

技术领域

[0001] 本发明属于集成电路中ESD静电防护技术领域，具体地，涉及一种IO Pad(输入输出管脚)的ESD静电防护电路结构。

背景技术

[0002] 静电放电(Electrostatic Discharge，ESD)是造成大多数的电子组件或电子系统受到过度电性应力破坏的主要因素。这种破坏会导致半导体组件形成一种永久性的毁坏，影响集成电路的电路功能。集成电路产品的电致失效中大约有30％～40％与ESD静电冲击相关。随着CMOS工艺的不断发展，集成电路的特征尺寸逐渐减小，到亚微米和深亚微米工艺时，器件的栅长、栅氧化层厚度、结深、外延层厚度都随之变小，使得内部电路更容易遭受ESD冲击而失效，从而大大降低了集成电路产品的抗ESD能力。

[0003] 为了防止芯片因静电放电导致的失效，一般会设计相应的静电防护电路。现有芯片中一般采用工艺厂商提供的IO Pad静电防护结构，其中的ESD防护器件均是由特定设计的ESD Device器件构成，特定工艺流程、固定版图结构以及固定尺寸，在版图上占据面积较大，是造成IO Pad版图面积较大的主要原因之一，造成成本较高；同时非标准的MOS器件设计不易于进行其他工艺的兼容设计，也不易于对ESD器件防静电能力的改进。

发明内容

[0004] 本发明的技术解决问题是：针对成本敏感的消费型集成电路设计，提供一种IO Pad的ESD静电防护结构。该结构采用非ESD Device器件构成防护器件，在达到等同ESD防护性能的同时，减小ESD防护器件面积，降低成本，还能兼容其他工艺设计以及便于为提升防静电能力对ESD器件进行改进。

[0005] 为了实现上述发明的目的，本发明的技术解决方案包括：

[0006] 一种IO Pad的ESD静电防护结构，包括衬底、阱区、两个P型晶体管、第 一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、隔离电阻、第一PAD通道以及第二PAD通道，其中，所述第一PAD通道与第二PAD通道彼此间隔、且彼此平行地地布置在所述衬底上；所述阱区布置在所述第一PAD通道和第二PAD通道限定的区域之外；并且两个P型晶体管沿着所述第一PAD通道延伸的方向并列地布置在所述阱区上；所述第一N型晶体管和第四N型晶体管沿着两个PAD通道延伸的方向并列地布置在两个PAD通道限定的区域内，并靠近于所述第一PAD通道；所述第二N型晶体管、第三N型晶体管、以及隔离电阻沿着两个PAD通道延伸的方向并列地布置在两个PAD通道限定的区域内，并靠近于所述第二PAD通道，并且所述第一N型晶体管与第二N型晶体管和第三N型晶体管之间通过所述第一N型晶体管的栅端金属信号线间隔。

[0007] 进一步地，每个P型晶体管都包括并列布置的多个MOS管并联组，并且每一个MOS管并联组包括呈手指状并联连接的多个P型MOS管单元；并且所述第一N型晶体管、第二N型晶体管、第三N型晶体管以及第四N型晶体管各自也包括并列布置的多个MOS管并联组，并且每一个MOS管并联组包括呈手指状并联连接的多个N型MOS管单元。

[0008] 进一步地，每个P型晶体管包括30～60个P型MOS管单元，每个P型MOS管单元的宽度为1.8～5.4微米，长度为0.4～0.8微米；所述第一N型晶体管包括120～360个N型MOS管单元，第二N型晶体管包括18～36个N型MOS管单元，所述第三N型晶体管包括42～68个N型MOS管单元，第四N型晶体管包括6～12个N型MOS管单元，并且所述第一N型晶体管、第二N型晶体管以及第三N型晶体管中的N型MOS管单元的宽度均为1.8～5.4微米，长度为0.4～0.8微米，所述第四N型晶体管中的N型MOS管单元的宽度均为1.2～3.6微米，长度为0.35～0.7微米。

[0009] 本发明与现有技术相比的有益效果是：

[0010] (1)本发明的电路结构采用非ESD Device器件即可实现，与工艺厂商提供的IO Pad静电防护结构中的MOS器件相比，减少了工艺流程、降低了成本，能够适应各类工艺厂商不同尺寸工艺，有利于推广设计及改进。

[0011] (2)面积优势：工艺厂商提供的IO Pad静电防护结构通常占据很大的面积，例如，SMIC CMOS 0.18um工艺中IO Pad面积共约为5250um*um，SMIC CMOS 0.13um工艺中IO Pad面积共约为4356um*um，在通过相同HBM标准测试情况下，本发明中ESD静电防护电路结构的总面积约为1226um*um，面积优势明显。

[0012] (3)本发明的ESD防护电路结构流片已经通过2000V人体模型(human body model,HBM)标准测试。

附图说明

[0013] 图1是现有的电源PAD的ESD防护电路图；

[0014] 图2是现有的IO PAD的ESD防护电路图；

[0015] 图3是图2所示的防护电路的整体版图布局平面示意图；

[0016] 图4是图3中的P型或N型晶体管中的MOS管并联组的版图示意图；

[0017] 图5中的a和b是两种相邻MOS管并联组中相邻的MOS管单元间源漏区信号连接的示意图；

[0018] 图6是相邻MOS管并联组中相邻的MOS管单元源漏区不同信号连接工作示意图。

具体实施方式

[0019] 下面将结合附图和具体实施例对根据本发明的IO Pad的ESD静电防护结构做进一步详细的说明。

[0020] 如图1所示为现有的电源PAD的ESD防护电路图。该电路中ESD防护器件为N型MOS管MN1，作为电荷的释放通路，其源漏端分别连接到地和电源。由P型MOS管MP1～MP4、MN2和电阻R1构成ESD侦测电路，其中，串联反比例MOS管MP1～MP3做电阻用，P型MOS管MP4和MN2源漏区相接作电容用。当电源电压正常工作稳定不变时，P型MOS管MP4不形成通路，P型MOS管MP1～MP3栅端低电位并导通，电源对N型MOS管MN2的栅极充电为高电位，经过三级缓冲器(buffers)连接到N型MOS管MN1的栅端，且为低电位关闭ESD器件(即，N型MOS管MN1)。当静电放电产生瞬间高电压时，ESD侦测电路给N型MOS管MN1提供高电位，导通电源和地，构成电荷释放电路。

[0021] 如图2所示为现有的双向IO Pad ESD防护电路原理图，其采用典型的GGMOS(Gate-Ground-MOS)电路结构。该电路包括第一和第二两个P型晶体管1和2、第一N型晶体管3、第二N型晶体管4、第三N型晶体管5、第四N型晶体管7、隔离电阻6以及PAD通道。第二N型晶体管4和第一P型晶体管1的栅端均连接至前级驱动电路的输出，二者的漏端均连接至PAD通道，第一P型晶体管1的源端连接至电源，第二N型晶体管4的源端接地。第二P型晶体管2和第三N型晶体管5的漏端均连接至PAD通道，第二P型晶体管2的栅端和漏端均连接至电源，第三N型晶体管5的栅端和漏端均接地。第二P型晶体管2和第三N型晶体管5构成GGNMOS ESD电路防护结构。隔离电阻6的一端连接至PAD通道，另一端连接至第四N型晶体管7的漏端。第四N型晶体管7的栅端和源端均接地。泄放电流通过隔离电阻6会提高GGMOS的漏端电压，达到GGMOS的触发电压开启，泻放电荷。第一N型晶体管3的源漏端分别接电源和地，其栅端连接至图1中的缓冲器的输出端。

[0022] 工艺厂商提供的ESD防护版图中，图1和图2中的防护器件P型和N型MOS管均采用工艺厂商特定设计的ESD Device器件，需要工艺流程特定，器件结构尺寸特定及固定版图分布特定，ESD防护性能也固定，造成防护器件占据面积较大，也不易于为进一步防护性能提升而对器件进行修改。本发明中采用非ESD Device器件构成防护器件，对器件尺寸及其版图位置易于进行修改，同时也易于为提升ESD防护性能对器件进行改进。

[0023] 具体地，如图3所示，根据本发明的IO Pad的ESD静电防护结构包括衬底10、两个P型晶体管1和2、第一N型晶体管3、第二N型晶体管4、第三N型晶体管5、第四N型晶体管7、隔离电阻6、第一PAD通道8、第二PAD通道9以及阱区11。第一PAD通道8与第二PAD通道9彼此间隔、且彼此平行地布置在衬底10上。阱区11布置在第一PAD通道8和第二PAD通道9限定的区域之外。

[0024] 第一PAD通道8和第二PAD通道9彼此平行、且彼此间隔地分布。本领域技术人员能够理解的是，在实际制作中，第一PAD通道8和第二PAD通道9通 过金属层物理连接，即可构成前面结合图2描述的PAD通道。

[0025] PAD通道作为芯片内部信号与外部键合线连接的通道，也是外部静电进入芯片产生大电流的通道。ESD放电现象在很短的时间内便会出现高达数安培的放电电流，若不能快速释放电荷，则会发生器件失效，两路PAD通道(8、9)与两个P型晶体管(1、2)，以及四个N型晶体管(3、4、5、7)相邻分布，能快速通过ESD器件释放电荷；双PAD通道(8、9)能分散静电释放通路，避免进入PAD后电荷集中于某一处发生击穿；通过双PAD通道(8、9)，避免长金属导线的存在，避免因其导线电阻导致电荷泻放速度变慢。

[0026] 两个P型晶体管1和2沿着第一PAD通道8延伸的方向并列地布置在阱区11上。在如图3所示的实施例中，阱区11以及两个P型晶体管1和2布置在第一PAD通道8的上方。

[0027] 第一N型晶体管3和第四N型晶体管7沿着两个PAD通道延伸的方向并列地布置在两个PAD通道限定的区域内，并靠近于第一PAD通道8。第二N型晶体管4、第三N型晶体管5、以及隔离电阻6沿着两个PAD通道延伸的方向并列地布置在两个PAD通道限定的区域内，并靠近于第二PAD通道9，并且第一N型晶体管3与第二N型晶体管4和第三N型晶体管5之间通过第一N型晶体管3的栅端金属信号线间隔。

[0028] 如图4所示，每个P型晶体管都包括并列布置的多个MOS管并联组14，并且每一个MOS管并联组14包括呈手指状并联连接的多个P型MOS管单元10，各个P型MOS管单元10的栅端通过多晶硅12和金属线13相连。第一N型晶体管3、第二N型晶体管4、第三N型晶体管5以及第四N型晶体管7各自也包括并列布置的多个MOS管并联组，并且每一个MOS管并联组包括呈手指状并联连接的多个N型MOS管单元。

[0029] 该结构采用非ESD Device器件构成防护器件，能兼容其他工艺流程进行设计，也便于为提升防静电能力对ESD器件进行改进；为了加大芯片的ESD防护能力，IO PAD上的ESD防护器件都会做得尺寸较大，采用MOS管并联组并列可以避免ESD MOS器件在版图上过长，有利于整体布局；若仅仅只采用手指状并 联MOS管单元方法，则在ESD放电发生时，布局上无法使每个MOS管单元的相对位置和走线方向完全相同，必然会导致只有几个MOS管单元先导通，ESD电流便集中流向这几个MOS管单元，防护能力就被限制这几支被导通的MOS管单元上，采用多个MOS管并联组并行布局可以减小该问题的造成的影响。

[0030] 优选地，上述的P型晶体管以及N型晶体管中包括的MOS管单元数量以及各个MOS管单元的尺寸如下表所示：

[0031]器件 宽度/微米 长度/微米 MOS管单元数量
第一P型晶体管1 1.8～5.4 0.4～0.8 30～60
第二P型晶体管2 1.8～5.4 0.4～0.8 30～60
第一N型晶体管3 1.8～5.4 0.4～0.8 120～360
第二N型晶体管4 1.8～5.4 0.4～0.8 18～36
第三N型晶体管5 1.8～5.4 0.4～0.8 42～68
第四N型晶体管7 1.2～3.6 0.35～0.7 6～12

[0032] 图5中的a和b是两种相邻MOS管并联组间源漏区同信号连接的示意图。由于静电防护器件采用前面所述的做法，存在MOS管并联组上下相邻和左右相邻的两种分布形式，在相邻MOS管并联组中相邻的MOS管单元源漏区应避免不同信号进行连接。(具体源漏区连接方式参考图5)。

[0033] 图6是相邻MOS管并联组中的相邻的MOS管单元源漏区不同信号连接工作示意图。从图6中可以看出，该种连接方式产生多个寄生三极管工作效应，这些寄生三极管具有很小的面积，一旦ESD电荷产生电流，通过这些寄生三极管的基区电阻，会产生电压而导通并形成大电流，在电源与地之间造成永久的短路破坏现象。

[0034] 在此，需要说明的是，本说明书中未详细描述的内容，是本领域技术人员通过本说明书中的描述以及现有技术能够实现的，因此，不做赘述。

[0035] 以上所述仅为本发明的优选实施例，并非用来限制本发明的保护范围。对 于本领域的技术人员来说，在不付出创造性劳动的前提下，可以对本发明做出若干的修改和替换，所有这些修改和替换都应涵盖在本发明的保护范围之内。