本发明公开了栅极集成驱动电路的反相器，包括晶体管T1v～T5v和耦合电容C1v，T1v的第二电极和T3v的第二电极连接正电平VDD，T1v的栅极和第一电极均接T2v的第二电极、T3v的栅极、T5v的第一电极和C1v一端；T2v的栅极和T4v的栅极接控制信号，T5v的栅极和第二电极连接反馈信号RSTv，T2v的第一电极和T4v的第一电极接第一负电平，T3v和T4v的第二电极接C1v的另一端，形成反相器输出节点QBv。本发明还公开了包含上述反相器的栅极集成驱动电路及其驱动方法。本发明实现了低功耗，低噪声和良好的抗干扰能力，输出级上拉晶体管与反相器动作迅速，能够实现在较高频率下工作。
1.一种栅极集成驱动器，其特征在于，包括多级栅极驱动电路单元；本级栅极驱动电路单元的第一输出信号COUT作为下一级栅极驱动电路单元的输入控制信号VIH和上一级栅极驱动电路单元的反馈信号RST，第二输出信号OUT作为扫描线的驱动信号及下一级栅极驱动电路单元的输入信号VIL；
每级栅极驱动电路单元包括晶体管T1～T18和耦合电容C1～C3，一个输入控制信号VIH，一个输入信号VIL，一个时钟信号CLK，一个反馈信号RST，一个初始化信号INIT，第一输出信号COUT，第二输出信号OUT，正电平VDD，第一负电平VSSL和第二负电平VSS；
晶体管T1的栅极、晶体管T7的栅极、晶体管T9的栅极分别与输入控制信号VIH相连，晶体管T1的第二电极与输入信号VIL相连，晶体管T1的第一电极、晶体管T2的第二电极、晶体管T11的栅极和耦合电容C2一端相连构成节点Q，晶体管T2的第一电极与晶体管T3的第二电极、晶体管T4的第二电极相连构成节点B，晶体管T2的栅极、晶体管T3的栅极、晶体管T12的栅极、晶体管T14的栅极、晶体管T16的栅极、晶体管T8的第一电极、晶体管T9的第二电极、晶体管T10的第二电极和耦合电容C1一端相连，构成反相器输出节点QB；晶体管T5的第二电极、晶体管T8的第二电极、晶体管T13的第二电极、晶体管T15的第二电极、晶体管T18的第二电极分别与正电平VDD相接，晶体管T5的栅级、晶体管T5的第一电极、晶体管T6的第二电极、晶体管T7的第二电极、晶体管T8的栅极、晶体管T17的第一电极、晶体管T18的第一电极和耦合电容C1另一端相连接，构成节点A；晶体管T3的第一电极、晶体管T6的第一电极、晶体管T7的第一电极、晶体管T9的第一电极、晶体管T10的第一电极、晶体管T12的第一电极、晶体管T14的第一电极与第一负电平VSSL相连；晶体管T4的栅级、晶体管T4的第一电极、晶体管T6的栅极、晶体管T10的栅极、晶体管T13的栅极、晶体管T11的第一电极、晶体管T12的第二电极和耦合电容C2另一端相连，构成节点COUT；晶体管T11的第二电极与时钟信号CLK相连；晶体管T13的第一电极、晶体管T14的第二电极、晶体管T15的栅极和耦合电容C3一端相连构成节点DOUT；晶体管T15的第一电极和T16的第二电极相连构成节点OUT；晶体管T16的第一电极和第二负电平VSS相连；晶体管T17的栅极、第二电极和反馈信号RST相连；晶体管T18栅极与初始化信号INIT相连接；耦合电容C3的另一端与节点OUT连接；
2.根据权利要求1所述的栅极集成驱动器，其特征在于，所述晶体管均为N型的耗尽型薄膜晶体管。
3.权利要求1或2所述的栅极集成驱动器的驱动方法，其特征在于，每级栅极驱动电路单元的驱动方法包括以下步骤：
初始化过程：INIT信号为高电平，正电源给A点充电到VDD，电荷储存在耦合电容C1之中，使晶体管T8打开，QB点随之被拉高到VDD，晶体管T2、T3、T12、T14和T16被打开，耦合电容C2通过晶体管T2、T3和T12放电，而耦合电容C3通过晶体管T14和T16放电，晶体管T11、T13、T15被关断，输出信号COUT和OUT分别被拉低到第一负电平VSSL和第二负电平VSS；
信号写入阶段：时钟信号CLK为低电平时，输入控制信号VIH和输入信号VIL为高电平时，晶体管T1、T7和T9导通，A点和QB点迅速被拉低至第一负电平VSSL，晶体管T2、T3、T12、T14和T16被关断，Q点开始被充电至VDD，电荷存储在耦合电容C2，输出信号COUT和OUT保持相对应的低电平；
驱动信号输出阶段：输入控制信号VIH和输入信号VIL由高变低，由于输入控制信号的负电平比输入信号更低，所以晶体管T1被完全关断，晶体管T7和T9由于输入控制信号变低而关断，这时，时钟信号CLK由低变高，由于耦合电容C2的自举作用，Q点电压上升得更高，节点COUT迅速变为VDD，B点电压上升，使得晶体管T2被完全关断，耦合电容C2的电荷得以保持，同时晶体管T6和T10被打开，节点QB继续保持在第一负电平；节点COUT电压的上升，使得晶体管T13被打开，DOUT点开始充电，当晶体管T15被打开的时候，OUT点产生高电平输出，同时，由于耦合电容C3的自举，节点DOUT上升到比VDD更高的电平，并且由于晶体管T13的栅源电压相等，DOUT点的电位在驱动信号输出阶段内能够得到保持，这时，OUT点输出的高电平达到VDD，实现电路的全摆幅输出；
下拉阶段：时钟信号CLK由高变低，本级栅极驱动电路单元的节点COUT也迅速被拉低至第一负电平，晶体管T4、T6、T10和T13迅速被关断，同时，由于下级栅极驱动电路单元的输出信号COUT由低变高，A点电压上升，电荷被存储在耦合电容C1中，晶体管T8被打开，QB点电压上升，由于耦合电容C1的自举，QB点电压也快速上升到接近VDD，这时晶体管T2、T3、T12、T14和T16被打开，节点Q、节点COUT和节点DOUT被下拉到第一负电平，节点OUT被下拉到第二负电平；
低电平保持阶段：反馈信号RST被拉低，节点A的电压开始下降，在下一次输入控制信号VIH和输入信号VIL到来之前，由于电容C1的电荷得以保持，所以QB点可以稳定保持在高电平，晶体管T2、T3、T12、T14和T16被打开并保持在深度线性区，输出信号COUT和OUT稳定保持在低电平。
4.一种栅极集成驱动器，其特征在于，包括多级栅极驱动电路单元；本级栅极驱动电路单元的第一输出信号COUT作为下一级栅极驱动电路单元的输入控制信号VIH和上一级栅极驱动电路单元的反馈信号RST，第二输出信号OUT作为扫描线的驱动信号及下一级栅极驱动电路单元的输入信号VIL；
每级栅极驱动电路单元包括晶体管T1～T17和耦合电容C1～C3，一个输入控制信号VIH，一个输入信号VIL，一个时钟信号CLK，一个反馈信号RST，第一输出信号COUT，第二输出信号OUT，正电平VDD，第一负电平VSSL和第二负电平VSS；
晶体管T1的栅极、晶体管T7的栅极、晶体管T9的栅极分别与输入控制信号VIH相连，晶体管T1的第二电极与输入信号VIL相连，晶体管T1的第一电极、晶体管T2的第二电极、晶体管T11的栅极和耦合电容C2一端相连构成节点Q，晶体管T2的第一电极与晶体管T3的第二电极、晶体管T4的第二电极相连构成节点B，晶体管T2的栅极、晶体管T3的栅极、晶体管T12的栅极、晶体管T14的栅极、晶体管T16的栅极、晶体管T8的第一电极、晶体管T9的第二电极、晶体管T10的第二电极和耦合电容C1一端相连，构成反相器输出节点QB；晶体管T5的第二电极、晶体管T8的第二电极、晶体管T13的第二电极、晶体管T15的第二电极与正电平VDD相接，晶体管T5的栅级、晶体管T5的第一电极、晶体管T6的第二电极、晶体管T7的第二电极、晶体管T8的栅极、晶体管T17的第一电极和耦合电容C1另一端相连接，构成节点A；晶体管T3的第一电极、晶体管T6的第一电极、晶体管T7的第一电极、晶体管T9的第一电极、晶体管T10的第一电极、晶体管T12的第一电极、晶体管T14的第一电极与第一负电平VSSL相连；晶体管T4的栅极、晶体管T4的第一电极、晶体管T6的栅极、晶体管T10的栅极、晶体管T13的栅极、晶体管T11的第一电极、晶体管T12的第二电极和耦合电容C2另一端相连，构成节点COUT；晶体管T11的第二电极与时钟信号CLK相连；晶体管T13的第一电极、晶体管T14的第二电极、晶体管T15的栅极和耦合电容C3一端相连构成节点DOUT；晶体管T15的第一电极和T16的第二电极相连构成节点OUT；晶体管T16第一电极和第二负电平VSS相连；晶体管T17的栅极、第二电极和反馈信号RST相连；耦合电容C3的另一端与节点OUT连接；
5.根据权利要求4所述的栅极集成驱动器，其特征在于，所述晶体管均为N型的耗尽型薄膜晶体管。
6.权利要求4或5所述的栅极集成驱动器的驱动方法，其特征在于，每级栅极驱动电路单元的驱动方法包括以下步骤：
信号写入阶段：时钟信号CLK为低电平时，输入控制信号VIH和输入信号VIL为高电平时，晶体管T1、T7和T9导通，A点和QB点迅速被拉低至第一负电平VSSL，晶体管T2、T3、T12、T14和T16被关断，Q点开始被充电至VDD，电荷存储在耦合电容C2，输出信号COUT和OUT保持相对应的低电平；
驱动信号输出阶段：输入控制信号VIH和输入信号VIL由高变低，由于输入控制信号的负电平比输入信号更低，所以晶体管T1被完全关断，晶体管T7和T9由于输入控制信号变低而关断，这时，时钟信号CLK由低变高，由于耦合电容C2的自举作用，Q点电压上升得更高，节点COUT迅速变为VDD，B点电压上升，使得晶体管T2被完全关断，耦合电容C2的电荷得以保持，同时晶体管T6和T10被打开，节点QB继续保持在第一负电平；节点COUT电压的上升，使得晶体管T13被打开，DOUT点开始充电，当晶体管T15被打开的时候，OUT点产生高电平输出，同时，由于耦合电容C3的自举，节点DOUT上升到比VDD更高的电平，并且由于晶体管T13的栅源电压相等，DOUT点的电位在驱动信号输出阶段内能够得到保持，这时，OUT点输出的高电平达到VDD，实现电路的全摆幅输出；
下拉阶段：时钟信号CLK由高变低，本级栅极驱动电路单元的节点COUT也迅速被拉低至第一负电平，晶体管T4、T6、T10和T13迅速被关断，同时，由于下级栅极驱动电路单元的输出信号COUT由低变高，A点电压上升，电荷被存储在耦合电容C1中，晶体管T8被打开，QB点电压上升，由于耦合电容C1的自举，QB点电压也快速上升到接近VDD，这时晶体管T2、T3、T12、T14和T16被打开，节点Q、节点COUT和节点DOUT被下拉到第一负电平，节点OUT被下拉到第二负电平；
低电平保持阶段：反馈信号RST被拉低，节点A的电压开始下降，在下一次输入控制信号VIH和输入信号VIL到来之前，由于电容C1的电荷得以保持，所以QB点可以稳定保持在高电平，晶体管T2、T3、T12、T14和T16被打开并保持在深度线性区，输出信号COUT和OUT稳定保持在低电平。
栅极集成驱动电路的反相器、栅极集成驱动器及驱动方法
技术领域
[0001] 本发明涉及平板显示器的栅极驱动技术，特别涉及栅极集成驱动电路的反相器、栅极集成驱动器及驱动方法。
背景技术
[0002] 近年来，氧化物薄膜晶体管受到了极大的关注，其具备迁移率高，一致性好和电学性能稳定的特性，且制备成本较低。将栅极驱动电路集成在显示器上，有利于降低显示设备的成本，实现显示设备的轻薄和窄边框设计。但是只有N型氧化物薄膜晶体管能够使用于电路设计，并且其在栅源电压为零，源漏电压大于零时，不能完全关断，依然有漏电流通过。
[0003] 在栅极驱动电路中，提供输出级下拉晶体管控制信号的模块电路称为反相器。传统反相器由一个二极管接法的晶体管与一个大尺寸的下拉晶体管组成，传统反相器在输出低电平时存在大的直流回路，并且由于下拉晶体管上存在压降，使得反相器输出无法达到最低电平。而时钟控制反相器，由下拉晶体管与时钟控制的上拉晶体管组成，由于采用了时钟信号，所以会带来大的动态功耗，并且在时钟信号变低时，上拉晶体管会被完全关断，这时，对于采用氧化物TFTs的电路，下拉晶体管依然有漏电流流过，为了使反相器输出保持高电平，需要一个较大的电容进行电压的保持，这又增大了电路的面积。
[0004] 在栅极驱动电路中，时钟线越多，时钟线上的负载电容越大，频率越高，动态功耗就越大，并且如果时钟负载相差较大时，容易引起时钟漂移。由于电路保持低电平输出时间远远大于高电平输出时间，多时钟会增大电路噪声，使输出电压出现较大波动。
发明内容
[0005] 本发明的目的之一在于提供一种栅极集成驱动电路的反相器，以克服上述栅极集成驱动电路中反相器模块的缺点与不足，并增强噪声抑制能力。
[0006] 本发明的目的之二在于提供包含上述反相器的栅极集成驱动器，实现低功耗，低噪声和良好的抗干扰能力，输出级上拉晶体管与反相器输出跳变较为迅速，能够实现在较高频率下工作。电路驱动原理简单，时钟控制线少，时序简单，电路结构简单，占用面积小。
[0007] 本发明的目的之三在于提供上述栅极集成驱动电路的驱动方法。
[0008] 本发明的目的通过以下技术方案实现：
[0009] 栅极集成驱动电路的反相器，包括晶体管T1v、T2v、T3v、T4v、T5v和耦合电容C1v，晶体管T1v的第二电极和T3v的第二电极连接正电平VDD，晶体管T1v的栅极和第一电极均接晶体管T2v的第二电极、晶体管T3v的栅极、晶体管T5v的第一电极和电容C1v一端；晶体管T2v的栅极和晶体管T4v的栅极接控制信号control，晶体管T5v的栅极和第二电极连接反馈信号RSTv，晶体管T2v的第一电极和晶体管T4v的第一电极接第一负电平VSSL，晶体管T3v的第一电极和T4v的第二电极接电容C1v的另一端，形成反相器输出节点QBv；
[0010] 所述第一电极为源极，第二电极为漏极；或者
[0011] 所述第二电极为源极，第一电极为漏极。
[0012] 所述晶体管均为N型的耗尽型薄膜晶体管。
[0013] 一种栅极集成驱动器，包括多级栅极驱动电路单元；本级栅极驱动电路单元的第一输出信号COUT作为下一级栅极驱动电路单元的输入控制信号VIH和上一级栅极驱动电路单元的反馈信号RST，第二输出信号OUT作为扫描线的驱动信号及下一级栅极驱动电路单元的输入信号VIL；
[0014] 每级栅极驱动电路单元包括晶体管T1～T18和耦合电容C1～C3，一个输入控制信号VIH，一个输入信号VIL，一个时钟信号CLK，一个反馈信号RST，一个初始化信号INIT，第一输出信号COUT，第二输出信号OUT，正电平VDD，第一负电平VSSL和第二负电平VSS；
[0015] 晶体管T1的栅极、晶体管T7的栅极、晶体管T9的栅极分别与输入控制信号VIH相连，晶体管T1的第二电极与输入信号VIL相连，晶体管T1的第一电极、晶体管T2的第二电极、晶体管T11的栅极和耦合电容C2一端相连构成节点Q，晶体管T2的第一电极与晶体管T3的第二电极、晶体管T4的第二电极相连构成节点B，晶体管T2的栅极、晶体管T3的栅极、晶体管T12的栅极、晶体管T14的栅极、晶体管T16的栅极、晶体管T8的第一电极、晶体管T9的第二电极、晶体管T10的第二电极和耦合电容C1一端相连，构成反相器输出节点QB；晶体管T5的第二电极、晶体管T8的第二电极、晶体管T13的第二电极、晶体管T15的第二电极、晶体管T18的第二电极分别与正电平VDD相接，晶体管T5的栅级、晶体管T5的第一电极、晶体管T6的第二电极、晶体管T7的第二电极、晶体管T8的栅极、晶体管T17的第一电极、晶体管T18的第一电极和耦合电容C1另一端相连接，构成节点A；晶体管T3的第一电极、晶体管T6的第一电极、晶体管T7的第一电极、晶体管T9的第一电极、晶体管T10的第一电极、晶体管T12的第一电极、晶体管T14的第一电极与第一负电平VSSL相连；晶体管T4的栅级、晶体管T4的第一电极、晶体管T6的栅极、晶体管T10的栅极、晶体管T13的栅极、晶体管T11的第一电极、晶体管T12的第二电极和耦合电容C2另一端相连，构成节点COUT；晶体管T11的第二电极与时钟信号CLK相连；晶体管T13的第一电极、晶体管T14的第二电极、晶体管T15的栅极和耦合电容C3一端相连构成节点DOUT；晶体管T15的第一电极和T16的第二电极相连构成节点OUT；晶体管T16的第一电极和第二负电平VSS相连；晶体管T17的栅极、第二电极和反馈信号RST相连；晶体管T18栅极与初始化信号INIT相连接；耦合电容C3的另一端与节点OUT连接；
[0016] 所述第一电极为源极，第二电极为漏极；或者
[0017] 所述第二电极为源极，第一电极为漏极。
[0018] 所述晶体管均为N型的耗尽型薄膜晶体管。
[0019] 每级栅极驱动电路单元的驱动方法包括以下步骤：
[0020] 初始化过程：INIT信号为高电平，正电源给A点充电到VDD，电荷储存在耦合电容C1之中，使晶体管T8打开，QB点随之被拉高到VDD，晶体管T2、T3、T12、T14和T16被打开，耦合电容C2通过晶体管T2、T3和T12放电，而耦合电容C3通过晶体管T14和T16放电，晶体管T11、T13、T15被关断，输出信号COUT和OUT分别被拉低到第一负电平VSSL和第二负电平VSS；
[0021] 信号写入阶段：时钟控制线CLK为低电平时，输入控制信号VIH和输入信号VIL为高电平时，晶体管T1、T7和T9导通，A点和QB点迅速被拉低至第一负电平VSSL，晶体管T2、T3、T12、T14和T16被关断，Q点开始被充电至VDD，电荷存储在耦合电容C2，输出信号COUT和OUT保持相对应的低电平；
[0022] 驱动信号输出阶段：输入控制信号VIH和输入信号VIL由高变低，由于输入控制信号的负电平比输入信号更低，所以晶体管T1被完全关断，晶体管T7和T9由于输入控制信号变低而关断，这时，时钟控制线CLK由低变高，由于耦合电容C2的自举作用，Q点电压上升得更高，节点COUT迅速变为VDD，B点电压上升，使得晶体管T2被完全关断，耦合电容C2的电荷得以保持，同时晶体管T6和T10被打开，节点QB继续保持在第一负电平；节点COUT电压的上升，使得晶体管T13被打开，DOUT点开始充电，当晶体管T15被打开的时候，OUT点产生高电平输出，同时，由于耦合电容C3的自举，节点DOUT上升到比VDD更高的电平，并且由于晶体管T13的栅源电压相等，DOUT点的电位在驱动信号输出阶段内能够得到保持，这时，OUT点输出的高电平达到VDD，实现电路的全摆幅输出；
[0023] 下拉阶段：时钟信号CLK由高变低，本级栅极驱动电路单元的节点COUT也迅速被拉低至第一负电平，晶体管T4、T6、T10和T13迅速被关断，同时，由于下级栅极驱动电路单元的输出信号COUT由低变高，A点电压上升，电荷被存储在耦合电容C1中，晶体管T8被打开，QB点电压上升，由于耦合电容C1的自举，QB点电压也快速上升到接近VDD，这时晶体管T2、T3、T12、T14和T16被打开，节点Q、节点COUT和节点DOUT被下拉到第一负电平，节点OUT被下拉到第二负电平；
[0024] 低电平保持阶段：反馈信号RST被拉低，节点A的电压开始下降，在下一次输入控制信号VIH和输入信号VIL到来之前，由于电容C1的电荷得以保持，所以QB点可以稳定保持在高电平，晶体管T2、T3、T12、T14和T16被打开并保持在深度线性区，输出信号COUT和OUT稳定保持在低电平。
[0025] 一种栅极集成驱动器，包括多级栅极驱动电路单元；本级栅极驱动电路单元的第一输出信号COUT作为下一级栅极驱动电路单元的输入控制信号VIH和上一级栅极驱动电路单元的反馈信号RST，第二输出信号OUT作为扫描线的驱动信号及下一级栅极驱动电路单元的输入信号VIL；
[0026] 每级栅极驱动电路单元包括晶体管T1～T17和耦合电容C1～C3，一个输入控制信号VIH，一个输入信号VIL，一个时钟信号CLK，一个反馈信号RST，第一输出信号COUT，第二输出信号OUT，正电平VDD，第一负电平VSSL和第二负电平VSS；
[0027] 晶体管T1的栅极、晶体管T7的栅极、晶体管T9的栅极分别与输入控制信号VIH相连，晶体管T1的第二电极与输入信号VIL相连，晶体管T1的第一电极、晶体管T2的第二电极、晶体管T11的栅极和耦合电容C2一端相连构成节点Q，晶体管T2的第一电极与晶体管T3的第二电极、晶体管T4的第二电极相连构成节点B，晶体管T2的栅极、晶体管T3的栅极、晶体管T12的栅极、晶体管T14的栅极、晶体管T16的栅极、晶体管T8的第一电极、晶体管T9的第二电极、晶体管T10的第二电极和耦合电容C1一端相连，构成反相器输出节点QB；晶体管T5的第二电极、晶体管T8的第二电极、晶体管T13的第二电极、晶体管T15的第二电极与正电平VDD相接，晶体管T5的栅级、晶体管T5的第一电极、晶体管T6的第二电极、晶体管T7的第二电极、晶体管T8的栅极、晶体管T17的第一电极和耦合电容C1另一端相连接，构成节点A；晶体管T3的第一电极、晶体管T6的第一电极、晶体管T7的第一电极、晶体管T9的第一电极、晶体管T10的第一电极、晶体管T12的第一电极、晶体管T14的第一电极与第一负电平VSSL相连；晶体管T4的栅极、晶体管T4的第一电极、晶体管T6的栅极、晶体管T10的栅极、晶体管T13的栅极、晶体管T11的第一电极、晶体管T12的第二电极和耦合电容C2另一端相连，构成节点COUT；晶体管T11的第二电极与时钟信号CLK相连；晶体管T13的第一电极、晶体管T14的第二电极、晶体管T15的栅极和耦合电容C3一端相连构成节点DOUT；晶体管T15的第一电极和T16的第二电极相连构成节点OUT；晶体管T16第一电极和第二负电平VSS相连；晶体管T17的栅极、第二电极和反馈信号RST相连；耦合电容C3的另一端与节点OUT连接；
[0028] 所述第一电极为源极，第二电极为漏极；或者
[0029] 所述第二电极为源极，第一电极为漏极。
[0030] 所述晶体管均为N型的耗尽型薄膜晶体管。
[0031] 每级栅极驱动电路单元的驱动方法包括以下步骤：
[0032] 信号写入阶段：时钟控制线CLK为低电平时，输入控制信号VIH和输入信号VIL为高电平时，晶体管T1、T7和T9导通，A点和QB点迅速被拉低至第一负电平VSSL，晶体管T2、T3、T12、T14和T16被关断，Q点开始被充电至VDD，电荷存储在耦合电容C2，输出信号COUT和OUT保持相对应的低电平；
[0033] 驱动信号输出阶段：输入控制信号VIH和输入信号VIL由高变低，由于输入控制信号的负电平比输入信号更低，所以晶体管T1被完全关断，晶体管T7和T9由于输入控制信号变低而关断，这时，时钟控制线CLK由低变高，由于耦合电容C2的自举作用，Q点电压上升得更高，节点COUT迅速变为VDD，B点电压上升，使得晶体管T2被完全关断，耦合电容C2的电荷得以保持，同时晶体管T6和T10被打开，节点QB继续保持在第一负电平；节点COUT电压的上升，使得晶体管T13被打开，DOUT点开始充电，当晶体管T15被打开的时候，OUT点产生高电平输出，同时，由于耦合电容C3的自举，节点DOUT上升到比VDD更高的电平，并且由于晶体管T13的栅源电压相等，DOUT点的电位在驱动信号输出阶段内能够得到保持，这时，OUT点输出的高电平达到VDD，实现电路的全摆幅输出；
[0034] 下拉阶段：时钟信号CLK由高变低，本级栅极驱动电路单元的节点COUT也迅速被拉低至第一负电平，晶体管T4、T6、T10和T13迅速被关断，同时，由于下级栅极驱动电路单元的输出信号COUT由低变高，A点电压上升，电荷被存储在耦合电容C1中，晶体管T8被打开，QB点电压上升，由于耦合电容C1的自举，QB点电压也快速上升到接近VDD，这时晶体管T2、T3、T12、T14和T16被打开，节点Q、节点COUT和节点DOUT被下拉到第一负电平，节点OUT被下拉到第二负电平；
[0035] 低电平保持阶段：反馈信号RST被拉低，节点A的电压开始下降，在下一次输入控制信号VIH和输入信号VIL到来之前，由于电容C1的电荷得以保持，所以QB点可以稳定保持在高电平，晶体管T2、T3、T12、T14和T16被打开并保持在深度线性区，输出信号COUT和OUT稳定保持在低电平。
[0036] 与现有技术相比，本发明具有以下优点和有益效果：
[0037] (1)本发明的反相器由晶体管T1v-T5v和电容C1v组成，通过利用晶体管T1v的漏电流使电容C1v的电荷在栅极集成驱动电路低电平保持期间得以保持，使得反相器在反馈信号结束之后，仍然能够输出较高电平，同时利用电容C1v的自举作用，使反相器的输出能够迅速切换，满足高频要求，并能减少栅极集成驱动电路的功耗。
[0038] (2)本发明的栅极集成驱动电路，采用本发明的反相器，极大地减少了传统二极管接法反相器模块的直流功耗，同时避免了时钟控制反相器的交流功耗，且每级栅极集成驱动电路仅需要一根时钟线，有效降低时钟线的容性负载，显著降低电路功耗，并减少时钟跳变对电路的影响；实现低功耗，低噪声和良好的抗干扰能力，输出级上拉晶体管与反相器输出电平跳变较为迅速，能够实现在较高频率下工作。电路驱动原理简单，时钟控制线少，时序简单，电路结构简单，占用面积小。
附图说明
[0039] 图1为本发明的实施例1的栅极集成驱动电路的反相器的电路图。
[0040] 图2为本发明的实施例1的栅极集成驱动电路单元的级联方框图。
[0041] 图3为本发明的实施例1的栅极集成驱动电路单元的电路图。
[0042] 图4为本发明的实施例1的栅极集成驱动电路的时序图。
[0043] 图5为本发明的实施例2的栅极集成驱动电路单元的电路图。
具体实施方式
[0044] 下面结合实施例，对本发明作进一步地详细说明，但本发明的实施方式不限于此。
[0045] 实施例1
[0046] 如图1所示，本实施例的栅极集成驱动电路的反相器，包括有晶体管T1v、T2v、T3v、T4v、T5v和耦合电容C1v，晶体管T1v的漏极和T3v的漏极连接正电平VDD，晶体管T1v的栅极和源极均接晶体管T2v的漏极、晶体管T3v的栅极、晶体管T5v的源极和电容C1v一端；晶体管T2v的栅极和晶体管T4v的栅极接控制信号control，晶体管T5v的栅极和漏极连接反馈信号RSTv，晶体管T2v的源极和晶体管T4v的源极接第一负电平VSSL，晶体管T3v的源极和T4v的漏极接电容C1v的另一端，形成反相器输出节点QBv。
[0047] 所述晶体管均为N型的耗尽型薄膜晶体管。
[0048] 本实施例的反相器工作过程如下：
[0049] 控制信号control为高电平且反馈信号RSTv为低电平时，将反相器输出节点QBv迅速下拉到第一负电平VSSL；当控制信号control为低电平且反馈信号RSTv为高电平时，将反相器输出节点QBv拉高到正电平VDD。在控制信号control和反馈信号RSTv同时为低电平时，利用大尺寸的晶体管T1v的漏电流使电容C1v的电荷得以保持，反相器的输出节点QB电压保持略低于正电平VDD。
[0050] 实施例2
[0051] 如图2所示，本实施例的栅极集成驱动器，包括多级栅极驱动电路单元：第1级栅极驱动电路单元11，第2级栅极驱动电路单元12，第3级栅极驱动电路单元13，第4级栅极驱动电路单元14，每级的栅极驱动电路单元包含了两个输入端VIH与VIL，三个电源端VDD、VSSL与VSS，其中VSSL电压比VSS更负，一个时钟信号输入端CLK，时钟信号最高电平为VDD，最低电平为VSSL，两个输出端COUT与OUT，一个初始化端INIT和一个反馈端RST。
[0052] 如图3所示，每级栅极驱动电路单元包括晶体管T1～T18和耦合电容C1～C3，一个输入控制信号VIH，一个输入信号VIL，一个时钟信号CLK，一个反馈信号RST，一个初始化信号INIT，第一输出信号COUT，第二输出信号OUT，正电平VDD，第一负电平VSSL和第二负电平VSS。
[0053] 晶体管T1的栅极、晶体管T7的栅极、晶体管T9的栅极分别与输入控制信号VIH相连，晶体管T1的漏极与输入信号VIL相连，晶体管T1的源极、晶体管T2的漏极、晶体管T11的栅极和耦合电容C2一端相连构成节点Q，晶体管T2的源极与晶体管T3的漏极、晶体管T4的漏极相连构成节点B，晶体管T2的栅极、晶体管T3的栅极、晶体管T12的栅极、晶体管T14的栅极、晶体管T16的栅极、晶体管T8的源极、晶体管T9的漏极、晶体管T10的漏极和耦合电容C1一端相连，构成反相器输出节点QB；晶体管T5的漏极、晶体管T8的漏极、晶体管T13的漏极、晶体管T15的漏极、晶体管T18的漏极分别与正电平VDD相接，晶体管T5的栅级、晶体管T5的源极、晶体管T6的漏极、晶体管T7的漏极、晶体管T8的栅极、晶体管T17的源极、晶体管T18的源极和耦合电容C1另一端相连接，构成节点A；晶体管T3的源极、晶体管T6的源极、晶体管T7的源极、晶体管T9的源极、晶体管T10的源极、晶体管T12的源极、晶体管T14的源极与第一负电平VSSL相连；晶体管T4的栅极、晶体管T4的源极、晶体管T6的栅极、晶体管T10的栅极、晶体管T13的栅极、晶体管T11的源极、晶体管T12的漏极和耦合电容C2另一端相连，构成节点COUT；晶体管T11的漏极与时钟信号CLK相连；晶体管T13的源极、晶体管T14的漏极、晶体管T15的栅极和耦合电容C3一端相连构成节点DOUT；晶体管T15的源极和T16的漏极相连构成节点OUT；晶体管T16源极和第二负电平VSS相连；晶体管T17栅极、晶体管T17漏极和反馈信号RST相连；晶体管T18栅极与初始化信号INIT相连接；耦合电容C3的另一端与节点OUT连接。
[0054] 所述晶体管均为N型的耗尽型薄膜晶体管。
[0055] 本实施例的栅极集成驱动电路，每级栅极驱动电路单元的驱动方法包括以下步骤：
[0056] 初始化过程：INIT信号为高电平，正电源给A点充电到VDD，电荷储存在耦合电容C1之中，使晶体管T8打开，QB点随之被拉高到VDD，晶体管T2、T3、T12、T14和T16被打开，耦合电容C2通过晶体管T2、T3和T12放电，而耦合电容C3通过晶体管T14和T16放电，晶体管T11、T13、T15被关断，输出信号COUT和OUT分别被拉低到第一负电平VSSL和第二负电平VSS；避免电路时入未知状态。电路进入稳定状态后，初始化信号变为低，在此之后除非需要对电路进行置位，初始化信号可以一直保持低电平。
[0057] 信号写入阶段：时钟控制线CLK为低电平时，输入控制信号VIH和输入信号VIL为高电平时，晶体管T1、T7和T9导通，A点和QB点迅速被拉低至第一负电平VSSL，晶体管T2、T3、T12、T14和T16被关断，Q点开始被充电至VDD，电荷存储在耦合电容C2，输出信号COUT和OUT保持相对应的低电平；
[0058] 驱动信号输出阶段：输入控制信号VIH和输入信号VIL由高变低，由于输入控制信号的负电平比输入信号更低，所以晶体管T1被完全关断，晶体管T7和T9由于输入控制信号变低而关断，这时，时钟控制线CLK由低变高，由于耦合电容C2的自举作用，Q点电压上升得更高，节点COUT迅速变为VDD，B点电压上升，使得晶体管T2被完全关断，耦合电容C2的电荷得以保持，同时晶体管T6和T10被打开，节点QB继续保持在第一负电平；节点COUT电压的上升，使得晶体管T13被打开，DOUT点开始充电，当晶体管T15被打开的时候，OUT点产生高电平输出，同时，由于耦合电容C3的自举，节点DOUT上升到比VDD更高的电平，并且由于晶体管T13的栅源电压相等，DOUT点的电位在驱动信号输出阶段内能够得到保持，这时，OUT点输出的高电平达到VDD，实现电路的全摆幅输出；
[0059] 下拉阶段：时钟信号CLK由高变低，本级栅极驱动电路单元的节点COUT也迅速被拉低至第一负电平，晶体管T4、T6、T10和T13迅速被关断，同时，由于下级栅极驱动电路单元的输出信号COUT由低变高，A点电压上升，电荷被存储在耦合电容C1中，晶体管T8被打开，QB点电压上升，由于耦合电容C1的自举，QB点电压也快速上升到接近VDD，这时晶体管T2、T3、T12、T14和T16被打开，节点Q、节点COUT和节点DOUT被下拉到第一负电平，节点OUT被下拉到第二负电平；
[0060] 低电平保持阶段：反馈信号RST被拉低，节点A的电压开始下降，在下一次输入控制信号VIH和输入信号VIL到来之前，由于电容C1的电荷得以保持，所以QB点可以稳定保持在高电平，晶体管T2、T3、T12、T14和T16被打开并保持在深度线性区，输出信号COUT和OUT稳定保持在低电平。
[0061] 本实施例的栅极集成驱动电路的时序图如图4所示。
[0062] 第一级栅极驱动电路单元的输入信号VIH与VIL可以由同一个摆幅为VDD-VSSL的输入信号提供，此后每一级栅极驱动电路单元的输出信号COUT为下一级栅极驱动电路单元提供输入控制信号VIH，输出信号OUT为下一级栅极驱动电路单元提供输入信号VIL，而每一级的栅极驱动电路单元的输出信号COUT为上一级单元电路提供反馈信号RST，最后一级栅极驱动电路单元的反馈信号可以通过初始化信号INIT进行提供，也可以让最后一级栅极驱动电路单元的反相器通过关断晶体管T6、T7、T9和T10，使节点QB输出略低于正电平VDD的电平，使栅极驱动电路输出信号OUT下拉到第二负电平VSS。
[0063] 栅极集成驱动电路由级联时钟信号CLK1和CLK2控制，级联时钟信号CLK1和CLK2均为占空比为50％的方波，且CLK1比CLK2滞后半个时钟周期。、
[0064] 栅极集成驱动器的第一级栅极驱动电路单元11时钟信号输入端CLK接时钟控制线CLK1，在CLK1变成高电平时产生的输出信号COUT和OUT，为下一级单元栅极驱动电路单元提供输入控制信号VIH和输入信号VIL，因此第二级栅极驱动电路单元信号输入端CLK连接第二时钟控制线CLK2，第三级栅极驱动电路单元信号输入端CLK连接第一时钟控制线CLK1，以此类推。两个时钟信号控制线构成流水线形式的驱动模式，每级栅极驱动电路单元仅需要一个时钟信号控制线，第一级扫描驱动电路11的时钟信号输入端为CLK1，输入控制信号VIH与输入信号VIL最先跳变为高电平，维持一个脉冲时间，到下一个脉冲时间到来，输入信号由高跳变到低，同时时钟控制线CLK1由低电平跳变到高电平，维持一个脉冲时间，输出高电平，下个脉冲时间到来时，时钟控制线CLK1由高变低，输出也由高变低。
[0065] 栅极集成驱动器可以根据需要设计栅极集成驱动电路单元的级数，并按上述连接关系进行连接。本级栅极驱动电路单元的第一输出信号COUT作为下一级栅极驱动电路单元的输入控制信号VIH和上一级栅极驱动电路单元的反馈信号RST，第二输出信号OUT作为扫描线的驱动信号及下一级栅极驱动电路单元的输入信号VIL。
[0066] 本实施例的栅极集成驱动电路由于时钟信号CLK上的负载电容很小，又由于采用流水线时序，时钟频率比电路工作频率慢一倍，且只有每级电路只有一根时钟控制线，所以可以取得很低的动态功耗。又由于采用本文提出的新型反相器模块电路，产生的静态漏电流很小，反相器也不需要时钟信号进行控制，减少了动态功耗，所以整体电路可以取得很低的功耗。
[0067] 实施例3
[0068] 本实施例的栅极集成驱动电路，与实施例2相比，去掉了第十八晶体管，略去初始化过程。由于栅极驱动电路采用的新型反相器模块电路，所以即使没有初始化过程，QB点也能够自动保持略低于VDD的稳定电压，因此，在没有输入的情况下，电路的输出信号依然能够保持稳定的低电平。
[0069] 如图5所示，本实施例的栅极集成驱动电路包括多级栅极驱动电路单元；本级栅极驱动电路单元的第一输出信号COUT作为下一级栅极驱动电路单元的输入控制信号VIH和上一级栅极驱动电路单元的反馈信号RST，第二输出信号OUT作为扫描线的驱动信号及下一级栅极驱动电路单元的输入信号VIL；
[0070] 每级栅极驱动电路单元包括晶体管T1～T17和耦合电容C1～C3，一个输入控制信号VIH，一个输入信号VIL，一个时钟信号CLK，一个反馈信号RST，第一输出信号COUT，第二输出信号OUT，正电平VDD，第一负电平VSSL和第二负电平VSS；
[0071] 晶体管T1的栅极、晶体管T7的栅极、晶体管T9的栅极分别与输入控制信号VIH相连，晶体管T1的漏极与输入信号VIL相连，晶体管T1的源极、晶体管T2的漏极、晶体管T11的栅极和耦合电容C2一端相连构成节点Q，晶体管T2的源极与晶体管T3的漏极、晶体管T4的漏极相连构成节点B，晶体管T2的栅极、晶体管T3的栅极、晶体管T12的栅极、晶体管T14的栅极、晶体管T16的栅极、晶体管T8的源极、晶体管T9的漏极、晶体管T10的漏极和耦合电容C1一端相连，构成反相器输出节点QB；晶体管T5的漏极、晶体管T8的漏极、晶体管T13的漏极、晶体管T15的漏极与正电平VDD相接，晶体管T5的栅级、晶体管T5的源极、晶体管T6的漏极、晶体管T7的漏极、晶体管T8的栅极、晶体管T17的源极和耦合电容C1另一端相连接，构成节点A；晶体管T3的源极、晶体管T6的源极、晶体管T7的源极、晶体管T9的源极、晶体管T10的源极、晶体管T12的源极、晶体管T14的源极与第一负电平VSSL相连；晶体管T4的栅级、晶体管T4的第一电极、晶体管T6的栅极、晶体管T10的栅极、晶体管T13的栅极、晶体管T11的源极、晶体管T12的漏极和耦合电容C2另一端相连，构成节点COUT；晶体管T11的漏极与时钟信号CLK相连；晶体管T13的源极、晶体管T14的漏极、晶体管T15的栅极和耦合电容C3一端相连构成节点DOUT；晶体管T15的源极和T16的漏极相连构成节点OUT；晶体管T16源极和第二负电平VSS相连；晶体管T17栅极、漏极和反馈信号RST相连；耦合电容C3的另一端与节点OUT连接。
[0072] 所述晶体管均为N型的耗尽型薄膜晶体管。
[0073] 所述栅极集成驱动电路中，晶体管T5、T6、T7、T8、T9、T10、T17和耦合电容C1构成本发明的反相器，其中，晶体管T5要远大于晶体管T6、T7和T17的尺寸，这样，在电路上电瞬间，流过晶体管T5的电流大于晶体管T6、T7和T17漏电流之和，所以节点A的电压会慢慢上升，上升到打开T4时，会由于耦合电容C1的自举作用，迅速加快节点A电压的上升，当电压到一个特定电压值时，流过晶体管T5的电流等于晶体管T6、T7和T17的电流时，A点电压保持稳定，受到噪声影响时，T5便会根据A点电压的大小自动调节电流，使电容C1的电荷保持稳定，从而使节点A稳定在一个特定的电压值，所以节点QB也就能保持在一个稳定的电压。
[0074] 本实施例的栅极集成驱动电路的驱动方法，每级栅极驱动电路单元的驱动方法包括以下步骤：
[0075] 信号写入阶段：时钟控制线CLK为低电平时，输入控制信号VIH和输入信号VIL为高电平时，晶体管T1、T7和T9导通，A点和QB点迅速被拉低至第一负电平VSSL，晶体管T2、T3、T12、T14和T16被关断，Q点开始被充电至VDD，电荷存储在耦合电容C2，输出信号COUT和OUT保持相对应的低电平；
[0076] 驱动信号输出阶段：输入控制信号VIH和输入信号VIL由高变低，由于输入控制信号的负电平比输入信号更低，所以晶体管T1被完全关断，晶体管T7和T9由于输入控制信号变低而关断，这时，时钟控制线CLK由低变高，由于耦合电容C2的自举作用，Q点电压上升得更高，节点COUT迅速变为VDD，B点电压上升，使得晶体管T2被完全关断，耦合电容C2的电荷得以保持，同时晶体管T6和T10被打开，节点QB继续保持在第一负电平；节点COUT电压的上升，使得晶体管T13被打开，DOUT点开始充电，当晶体管T15被打开的时候，OUT点产生高电平输出，同时，由于耦合电容C3的自举，节点DOUT上升到比VDD更高的电平，并且由于晶体管T13的栅源电压相等，DOUT点的电位在驱动信号输出阶段内能够得到保持，这时，OUT点输出的高电平达到VDD，实现电路的全摆幅输出；
[0077] 下拉阶段：时钟信号CLK由高变低，本级栅极驱动电路单元的节点COUT也迅速被拉低至第一负电平，晶体管T4、T6、T10和T13迅速被关断，同时，由于下级栅极驱动电路单元的输出信号COUT由低变高，A点电压上升，电荷被存储在耦合电容C1中，晶体管T8被打开，QB点电压上升，由于耦合电容C1的自举，QB点电压也快速上升到接近VDD，这时晶体管T2、T3、T12、T14和T16被打开，节点Q、节点COUT和节点DOUT被下拉到第一负电平，节点OUT被下拉到第二负电平；
[0078] 低电平保持阶段：反馈信号RST被拉低，节点A的电压开始下降，在下一次输入控制信号VIH和输入信号VIL到来之前，由于电容C1的电荷得以保持，所以QB点可以稳定保持在高电平，晶体管T2、T3、T12、T14和T16被打开并保持在深度线性区，输出信号COUT和OUT稳定保持在低电平。
[0079] 以上实施例中，晶体管的源极和漏极均可互换。
[0080] 上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受所述实施例的限制，如将晶体管的源极与漏极可对调等，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。
