形成FinFET器件的机制

摘要

本发明提供了用于形成半导体器件的机制的实施例。该半导体器件包括衬底。该半导体器件也包括位于衬底上方的第一鳍和第二鳍。该半导体器件还包括分别横跨在第一鳍和第二鳍上方的第一栅电极和第二栅电极。此外，该半导体器件包括位于第一鳍和第一栅电极之间以及位于第二鳍和第二栅电极之间的栅极介电层。而且，该半导体器件包括位于衬底上方的伪栅电极，并且伪栅电极位于第一栅电极和第二栅电极之间。伪栅电极的上部宽于伪栅电极的下部。

权利要求

1.一种半导体器件，包括：

衬底；

第一鳍和第二鳍，位于所述衬底上方；

第一栅电极和第二栅电极，分别横跨在所述第一鳍和所述第二鳍上方；

栅极介电层，位于所述第一鳍和所述第一栅电极之间并且位于所述第二鳍和所述第二栅电极之间；以及伪栅电极，位于所述衬底上方，其中，所述伪栅电极位于所述第一栅电极和所述第二栅电极之间，并且所述伪栅电极的上部宽于所述伪栅电极的下部，所述第一栅电极的下部宽于所述伪栅电极的下部。

2.根据权利要求1所述的半导体器件，其中，所述伪栅电极平行于所述第一栅电极和所述第二栅电极。

3.根据权利要求1所述的半导体器件，其中，所述伪栅电极的所述下部是凹进的。

4.根据权利要求1所述的半导体器件，其中，在所述第一栅电极的下部的侧壁和所述第一栅电极的底部的延伸平面之间具有第一角，在所述伪栅电极的所述下部的侧壁和所述伪栅电极的底部的延伸平面之间具有第二角，并且所述第一角大于所述第二角。

5.根据权利要求1所述的半导体器件，其中，所述第一栅电极的上部短于所述第一栅电极的下部。

6.根据权利要求1所述的半导体器件，其中，所述第一栅电极、所述第二栅电极和所述伪栅电极均包括多晶硅。

7.根据权利要求1所述的半导体器件，其中，所述第一栅电极、所述第二栅电极和所述伪栅电极均包括一种或多种金属材料。

8.根据权利要求1所述的半导体器件，还包括：

隔离结构，位于所述衬底上方并且围绕所述第一鳍和所述第二鳍的下部，其中，所述伪栅电极位于所述隔离结构中的一个的上方。

9.根据权利要求1所述的半导体器件，其中，所述伪栅电极的所述下部具有垂直的侧壁。

10.一种半导体器件，包括：

衬底；

第一鳍和第二鳍，位于所述衬底上方；

第一栅电极和第二栅电极，分别横跨在所述第一鳍和所述第二鳍上方；

栅极介电层，位于所述第一鳍和所述第一栅电极之间以及位于所述第二鳍和所述第二栅电极之间；以及伪栅电极，位于所述衬底上方，其中，所述伪栅电极位于所述第一鳍和所述第二鳍之间，并且凹槽位于所述伪栅电极的下部，所述第一栅电极的下部宽于所述伪栅电极的下部。

11.根据权利要求10所述的半导体器件，其中，所述伪栅电极的所述下部具有垂直的侧壁。

12.根据权利要求10所述的半导体器件，其中，所述伪栅电极的所述下部具有倾斜的侧壁。

13.根据权利要求10所述的半导体器件，其中，所述伪栅电极的所述下部具有带有弯曲表面的侧壁。

14.根据权利要求10所述的半导体器件，其中，在所述伪栅电极的所述下部的侧壁和所述伪栅电极的底部的延伸平面之间具有角，并且所述角不大于90度。

15.一种用于形成半导体器件的方法，包括：

在衬底上方形成第一鳍和第二鳍；

在所述第一鳍、所述第二鳍和所述衬底上方沉积栅极介电层和栅电极层；以及实施蚀刻工艺以部分地去除所述栅电极层，从而形成分别横跨在所述第一鳍和所述第二鳍上方的第一栅电极和第二栅电极，并且在所述衬底上方及所述第一鳍和所述第二鳍之间形成伪栅电极，其中，所述伪栅电极的底部是凹进的，所述第一栅电极的底部宽于所述伪栅电极的底部。

16.根据权利要求15所述的用于形成半导体器件的方法，其中，所述蚀刻工艺包括：实施第一蚀刻操作以部分地去除所述栅电极层的上部；以及实施第二蚀刻操作以部分地去除所述栅电极层的下部。

17.根据权利要求16所述的用于形成半导体器件的方法，其中，在所述第二蚀刻操作中使用第一蚀刻剂和第二蚀刻剂。

18.根据权利要求17所述的用于形成半导体器件的方法，其中，所述第一蚀刻剂包括Cl2，并且所述第二蚀刻剂包括CHF3、CH2F2或者CHF3与CH2F2的混合物。

19.根据权利要求16所述的用于形成半导体器件的方法，其中，在所述第二蚀刻操作期间对所述衬底施加偏压。

说明书

形成FinFET器件的机制

技术领域

[0001] 本发明涉及形成FinFET器件的机制。

背景技术

[0002] 半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其它电子设备。通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体层，并且使用光刻和蚀刻工艺图案化各个材料层以在半导体衬底上形成电路部件和元件，从而制造半导体器件。

[0003] 随着半导体工业已经进入了追求更高的器件密度、更高的性能和更低成本的纳米技术工艺节点，来自制造和设计问题的挑战已经导致诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET制造为具有从衬底延伸出的薄的垂直“鳍”(或鳍结构)。FinFET的沟道形成在该垂直鳍中。在鳍的上方提供栅极。FinFET的优势可以包括减小短沟道效应以及更高的电流。

[0004] 然而，由于部件尺寸不断减小，制造工艺变得越来越难以实施。因此，形成包括FinFET的可靠的半导体器件是一个挑战。

发明内容

[0005] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底；第一鳍和第二鳍，位于所述衬底上方；第一栅电极和第二栅电极，分别横跨在所述第一鳍和所述第二鳍上方；栅极介电层，位于所述第一鳍和所述第一栅电极之间并且位于所述第二鳍和所述第二栅电极之间；以及伪栅电极，位于所述衬底上方，其中，所述伪栅电极位于所述第一栅电极和所述第二栅电极之间，并且所述伪栅电极的上部宽于所述伪栅电极的下部。

[0006] 在上述半导体器件中，其中，所述伪栅电极基本上平行于所述第一栅电极和所述第二栅电极。

[0007] 在上述半导体器件中，其中，所述伪栅电极的所述下部是凹进的。

[0008] 在上述半导体器件中，其中，在所述第一栅电极的下部的侧壁和所述第一栅电极的底部的延伸平面之间具有第一角，在所述伪栅电极的所述下部的侧壁和所述伪栅电极的底部的延伸平面之间具有第二角，并且所述第一角大于所述第二角。

[0009] 在上述半导体器件中，其中，所述第一栅电极的上部短于所述第一栅电极的下部。

[0010] 在上述半导体器件中，其中，所述第一栅电极的上部短于所述第一栅电极的下部，其中，所述第一栅电极的所述下部宽于所述伪栅电极的所述下部。

[0011] 在上述半导体器件中，其中，所述第一栅电极、所述第二栅电极和所述伪栅电极均包括多晶硅。

[0012] 在上述半导体器件中，其中，所述第一栅电极、所述第二栅电极和所述伪栅电极均包括一种或多种金属材料。

[0013] 在上述半导体器件中，还包括：隔离结构，位于所述衬底上方并且围绕所述第一鳍和所述第二鳍的下部，其中，所述伪栅电极位于所述隔离结构中的一个的上方。

[0014] 在上述半导体器件中，其中，所述伪栅电极的所述下部具有基本上垂直的侧壁。

[0015] 根据本发明的另一方面，还提供了一种半导体器件，包括：衬底；第一鳍和第二鳍，位于所述衬底上方；第一栅电极和第二栅电极，分别横跨在所述第一鳍和所述第二鳍上方；栅极介电层，位于所述第一鳍和所述第一栅电极之间以及位于所述第二鳍和所述第二栅电极之间；以及伪栅电极，位于所述衬底上方，其中，所述伪栅电极位于所述第一鳍和所述第二鳍之间，并且凹槽位于所述伪栅电极的下部。

[0016] 在上述半导体器件中，其中，所述伪栅电极的所述下部具有基本上垂直的侧壁。

[0017] 在上述半导体器件中，其中，所述伪栅电极的所述下部具有倾斜的侧壁。

[0018] 在上述半导体器件中，其中，所述伪栅电极的所述下部具有带有弯曲表面的侧壁。

[0019] 在上述半导体器件中，其中，在所述伪栅电极的所述下部的侧壁和所述伪栅电极的底部的延伸平面之间具有角，并且所述角不大于约90度。

[0020] 根据本发明的又一方面，还提供了一种用于形成半导体器件的方法，包括：在衬底上方形成第一鳍和第二鳍；在所述第一鳍、所述第二鳍和所述衬底上方沉积栅极介电层和栅电极层；以及实施蚀刻工艺以部分地去除所述栅电极层，从而形成分别横跨在所述第一鳍和所述第二鳍上方的第一栅电极和第二栅电极，并且在所述衬底上方及所述第一鳍和所述第二鳍之间形成伪栅电极，其中，所述伪栅电极的底部是凹进的。

[0021] 在上述用于形成半导体器件的方法中，其中，所述蚀刻工艺包括：实施第一蚀刻操作以部分地去除所述栅电极层的上部；以及实施第二蚀刻操作以部分地去除所述栅电极层的下部。

[0022] 在上述用于形成半导体器件的方法中，其中，所述蚀刻工艺包括：实施第一蚀刻操作以部分地去除所述栅电极层的上部；以及实施第二蚀刻操作以部分地去除所述栅电极层的下部，其中，在所述第二蚀刻操作中使用第一蚀刻剂和第二蚀刻剂。

[0023] 在上述用于形成半导体器件的方法中，其中，所述蚀刻工艺包括：实施第一蚀刻操作以部分地去除所述栅电极层的上部；以及实施第二蚀刻操作以部分地去除所述栅电极层的下部，其中，在所述第二蚀刻操作中使用第一蚀刻剂和第二蚀刻剂，其中，所述第一蚀刻剂包括Cl2，并且所述第二蚀刻剂包括CHF3、CH2F2或者CHF3与CH2F2的混合物。

[0024] 在上述用于形成半导体器件的方法中，其中，所述蚀刻工艺包括：实施第一蚀刻操作以部分地去除所述栅电极层的上部；以及实施第二蚀刻操作以部分地去除所述栅电极层的下部，其中，在所述第二蚀刻操作期间对所述衬底施加偏压。

附图说明

[0025] 为了更完整地理解实施例及其优势，现在将结合附图进行的以下描述作为参考。

[0026] 图1是根据一些实施例的鳍式场效应晶体管(FinFET)器件的立体图。

[0027] 图2A是根据一些实施例的示出了包括两个以上FinFET器件的半导体器件的布局的顶视图。

[0028] 图2B是根据一些实施例的沿着图2A的线b-b截取的半导体器件的截面图。

[0029] 图2C是根据一些实施例的沿着图2A的线c-c截取的半导体器件的截面图。

[0030] 图3A至图3C是根据一些实施例的用于形成半导体器件的工艺的各个阶段的顶视图。

[0031] 图4A至图4D是根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。

[0032] 图5A至图5D是根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。

[0033] 图6A至图6B是根据一些实施例的半导体器件的截面图。

具体实施方式

[0034] 下面详细地讨论了本发明的实施例的制造和使用。然而，应该理解，实施例可以在各种具体环境中实现。所讨论的具体实施例仅是说明性的，而不限制本发明的范围。

[0035] 应该理解，以下公开的内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，在以下描述中，在第二工艺之前实施第一工艺可以包括在第一工艺之后立刻实施第二工艺的实施例，并且也可以包括在第一工艺和第二工艺之间可以实施额外的工艺的实施例。为了简单和清楚的目的，各个部件可以按不同的比例任意绘制。此外，在以下描述中，在第二部件上方或上形成第一部件包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。描述了实施例的一些变化。贯穿各个视图和说明性实施例，相同的参考标号用于表示相同的元件。

[0036] 参照图1，根据一些实施例，示出了鳍式场效应晶体管(FinFET)器件100的立体图。FinFET器件100包括衬底102。衬底102包括半导体衬底。在一些实施例中，衬底102是诸如硅晶圆的块状半导体衬底。衬底102可以是晶体结构的硅。在一些其它实施例中，衬底102包括诸如锗的其它元素半导体，或包括化合物半导体。化合物半导体可以包括碳化硅、砷化镓、砷化铟、磷化铟等。在一些实施例中，衬底102包括绝缘体上半导体(SOI)衬底。可以使用注氧隔离(SIMOX)工艺、晶圆接合工艺和/或其它合适的方法制造SOI衬底。

[0037] FinFET器件100也包括从衬底102延伸出的一个或多个鳍结构104(例如，Si鳍)。鳍结构104可以可选择地包括锗。可以通过使用诸如光刻和蚀刻工艺的合适的工艺形成鳍结构104。在一些实施例中，使用干蚀刻或等离子体工艺从衬底102蚀刻出鳍结构104。形成诸如浅沟槽隔离(STI)结构的隔离结构108以围绕鳍结构104。在一些实施例中，如图1所示，鳍结构104的下部由隔离结构108围绕，并且鳍结构104的上部从隔离结构108伸出。

[0038] FinFET器件100还包括栅极结构，该栅极结构包括栅电极110和栅极介电层106。在鳍结构104的中心部分上方形成栅极结构。在一些实施例中，在鳍结构104上方形成多个栅极结构。许多其它层也可以存在于栅极结构中，例如，覆盖层、界面层、间隔件元件和/或其它合适的部件。

[0039] 在一些实施例中，栅极介电层106包括邻近鳍结构104的界面层(未示出)。界面层可以包括氧化硅。栅极介电层106可以包括诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合的其它介电材料。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。

[0040] 栅电极110可以包括多晶硅或包括诸如TiN、TaN、NiSi、CoSi、Mo、Cu、W、Al、Co、Zr、Pt的材料的金属、其它合适的材料或它们的组合。可以以后栅极工艺(或栅极替换工艺)形成栅电极110。

[0041] 每个鳍结构104均包括由栅电极110和栅极介电层106围绕或包裹的沟道区112。可以掺杂鳍结构104以为N型FinFET(NMOS器件)或P型FinFET(PMOS器件)提供合适的沟道。可以使用诸如离子注入工艺、扩散工艺、退火工艺、其它适用工艺或它们的组合的合适的工艺来掺杂鳍结构104。每个鳍结构104均包括位于源极区114和漏极区116之间的沟道区112。FinFET器件100可以是包括在微处理器、存储单元(例如，SRAM)和/或其它集成电路中的器件。

[0042] 如上所述，FinFET器件可以包括多个栅极结构和多个鳍。图2A是根据一些实施例的示出了包括两个以上FinFET器件的半导体器件10的布局的顶视图。如图2A所示，示出了半导体器件10的一部分。半导体器件10包括FinFET器件100a和100b。围绕FinFET器件100a和100b的隔离结构108使FinFET器件100a和100b彼此电隔离。

[0043] 根据一些实施例，如图2A所示，FinFET器件100a和100b包括多个鳍和多个栅电极。FinFET器件100a包括多个鳍104a和横跨在鳍104a上方的多个栅电极110a。鳍104a可以基本上彼此平行。栅电极110a也可以彼此平行并且基本上垂直于鳍104a。类似地，FinFET器件
100b也包括多个鳍104b和多个栅电极110b。

[0044] 根据一些实施例，伪栅电极110d位于FinFET器件100a和100b之间。伪栅电极110d可以用于减小图案负载效应(或等密度效应(iso-denseeffects))。伪栅电极110d设计为未电连接至鳍104a和104b或栅电极110a和110b。如图2A所示，每个鳍104a均具有靠近伪栅电极110d的鳍末端105a。伪栅电极110d与鳍末端105a通过间距D分隔开。由于通过最小部件尺寸的不断减小而不断地增大电子部件的集成度，因此鳍末端105a和伪栅电极110d之间的间距D变得越来越小。在一些实施例中，间距D的长度介于约10nm至约120nm的范围内。

[0045] 图2B是根据一些实施例的沿着图2A的线b-b截取的半导体器件10的截面图。图2C是根据一些实施例的沿着图2A的线c-c截取的半导体器件10的截面图。在一些实施例中，在隔离结构108和鳍(包括鳍104a和104b)上方依次沉积栅极介电层106和栅电极层(例如，多晶硅层)。之后，在栅电极层上方形成图案化的硬掩模112a和112b。然后，使用蚀刻工艺部分地去除栅电极层和栅极介电层106。从而，形成了多个栅极堆叠件。栅极堆叠件包括栅极介电层106和栅电极110a和110b。伪栅电极110d也形成在隔离结构108上方。

[0046] 在一些实施例中，如图2B所示，栅电极110a和伪栅电极110d的轮廓基本相同。在一些其它实施例中，栅电极110a的轮廓比伪栅电极110d的轮廓更呈现锥形。

[0047] 然而，由于间距D较小，在伪栅电极110d和鳍104a的鳍末端105a之间可以留下残留物114。残留物可以来自于在蚀刻工艺期间未完全去除的或重新沉积的栅电极层的材料。在一些实施例中，残留物114与伪栅电极110d和鳍104a直接接触。在一些实施例中，残留物114也形成在伪栅电极110d和鳍104b(见图2A)之间，并且与伪栅电极110d和鳍104b接触。因此，通过伪栅电极110d和残留物114，在鳍104a和104b之间可能形成短路，这将导致良品率的降低。

[0048] 在一些实施例中，随着间距D的不断缩小，上述问题不断恶化。因此，期望找到用于形成具有FinFET器件的半导体器件的可选机制以减少或解决上述问题。

[0049] 图3A至图3C是根据一些实施例的用于形成半导体器件30的工艺的各个阶段的顶视图。图4A至图4D是根据一些实施例的用于形成半导体器件30的工艺的各个阶段的截面图(沿着图3A至图3C的线I-I截取)。图5A至图5D是根据一些实施例的用于形成半导体器件30的工艺的各个阶段的截面图(沿着图3B至图3C的线J-J截取)。

[0050] 根据一些实施例，如图3A和图4A所示，在衬底102上方形成鳍104a和104b。在一些实施例中，首先通过在衬底102上沉积并图案化硬掩模层(未示出)来蚀刻衬底102以形成鳍104a和104b。硬掩模层形成为覆盖衬底102的一部分的图案。之后，蚀刻衬底102以在由硬掩模层覆盖的区域之间形成沟槽。从而，在沟槽之间形成鳍104a和104b。

[0051] 根据一些实施例，如图3A和图4A所示，在隔离结构108内形成沟槽以围绕鳍104a和104b。介电材料(例如，氧化硅)沉积入沟槽内并且覆盖鳍104a和104b。然后，向下平坦化介电材料至鳍或硬掩模层的顶面，然后蚀刻介电材料至低于鳍104a和104b的顶面。因此，如图
4A所示，鳍104a和104b的上部伸出于隔离结构108之上，并且由隔离结构108围绕并覆盖鳍
104a和104b的下部。

[0052] 可选地，首先在衬底102上方形成隔离结构108。在隔离结构108之间形成沟槽以暴露衬底102。然后通过使用例如外延工艺，在沟槽中生长诸如硅、硅锗的半导体材料或其它适用的材料以形成鳍104a和104b。在鳍104a和104b生长为具有期望高度之后，向下蚀刻隔离结构108至低于鳍104a和104b的顶面。因此，如图4A所示，部分鳍104a和104b伸出于隔离结构108之上。

[0053] 根据一些实施例，参照图3B和图5A，在鳍104a和104b以及隔离结构108上方形成栅极介电层106和栅电极层310。在一些实施例中，栅电极层310可以由多晶硅制成。可以使用CVD工艺或其它适用的工艺来沉积栅电极层310。

[0054] 将图案化栅电极层310和栅极介电层106以形成横跨在鳍104a和104b上方的栅极堆叠件。根据一些实施例，如图4B和图5B所示，在栅电极层310上方形成一个或多个硬掩模。在一些实施例中，在栅电极层310上方形成硬掩模112a和112b的堆叠件。硬掩模112a可以由氧化硅、氮化硅、氮氧化硅或其它适用的材料制成。硬掩模112b可以由氧化硅、氮化硅、氮氧化硅或其它适用的材料制成。硬掩模112a和112b形成为覆盖栅电极层310的一部分的图案以帮助随后的用于形成栅电极的图案化工艺。

[0055] 根据一些实施例，实施多个蚀刻操作以蚀刻栅电极层310，从而形成栅电极。根据一些实施例，如图4C和图5C所示，实施第一蚀刻操作以去除栅电极层310的上部。栅电极层310的上部可以位于鳍104a和104b之上。例如，部分地蚀刻栅电极层310，直到暴露鳍104a和
104b的顶面之上的栅极介电层106。

[0056] 可以在工艺室中实施第一蚀刻操作。在一些实施例中，在第一蚀刻操作中使用的蚀刻剂包括Cl2、SF6、N2、CF4、CHF3、CH2F2、N2H2、O2、He、其它合适的蚀刻剂或它们的组合。工艺室的压力可以保持在介于约1毫托至约40毫托的范围内。第一蚀刻操作的温度可以保持在介于约10摄氏度至约50摄氏度的温度范围内。在第一蚀刻操作中使用的偏压的功率可以介于约100W至约1000W的范围内。

[0057] 根据一些实施例，如图3C、4D和图5D所示，实施第二蚀刻操作以部分地去除栅电极层310的下部，从而形成栅电极310a和310b以及伪栅电极310d。在一些实施例中，在相同的工艺室中实施第二蚀刻操作和第一蚀刻操作。在实施第二蚀刻操作之前，可以将工艺室抽真空以去除在第一蚀刻操作中使用的蚀刻剂。在一些实施例中，向衬底102施加偏压。因此，可以吸引在第二蚀刻操作中使用的蚀刻剂以主要蚀刻栅电极层310的下部。栅电极层310的上部基本上保持其在第一蚀刻操作中已经形成的轮廓。因此，形成了栅电极310a和310b以及伪栅电极310d。

[0058] 在一些实施例中，在第二蚀刻操作中使用的蚀刻剂包括Cl2、BCl3、N2、CF4、CHF3、CH2F2、N2H2、O2、其它合适的蚀刻剂或它们的组合。工艺室的压力可以保持在介于约1毫托至约10毫托的范围内。第二蚀刻操作的温度可以保持在介于约10摄氏度至约50摄氏度的温度范围内。在第二蚀刻操作中使用的偏压的功率可以介于约100W至约1000W的范围内。

[0059] 在第二蚀刻操作中，调整工艺参数以控制伪栅电极310d的轮廓。在一些实施例中，在第二蚀刻操作中组合使用多种蚀刻剂。例如，Cl2用作第一蚀刻剂，并且CHF3和/或CH2F2用作第二蚀刻剂。在一些实施例中，通过调节第一蚀刻剂与第二蚀刻剂的量的比率，控制伪栅电极310d的轮廓。例如，通过增加第一蚀刻剂的组分，可以增大横向蚀刻速率。因此，伪栅电极310d的底部可以更凹进。也可以调整其它工艺参数以控制伪栅电极310d的轮廓。

[0060] 根据一些实施例，如图4D和图5D所示，在伪栅电极310d的下部形成凹槽314。凹槽314从伪栅电极310d的上部的侧壁316延伸。也就是说，伪栅电极310d在伪栅电极310d的下部凹进。如图4D和图5D所示，伪栅电极310d在靠近伪栅电极310d的顶部312处具有宽度W1。
伪栅电极310d在靠近衬底102处也具有宽度W3。伪栅电极310d的宽度W2介于宽度W1和W3之间。宽度W1大于宽度W3。

[0061] 宽度W1可以介于约10nm至约40nm的范围内。宽度W3可以介于约5nm至约30nm的范围内。在一些实施例中，宽度W3与宽度W1的比率(W3/W1)介于约1/8至约3的范围内。在一些实施例中，宽度W2大于宽度W3并且小于宽度W1。在一些实施例中，宽度W2基本上等于宽度W3。在一些实施例中，伪栅电极310d的下部具有垂直侧壁317。侧壁317可以基本上平行于伪栅电极310d的上部的侧壁316。在一些其它实施例中，侧壁317具有弯曲表面。

[0062] 如图4D所示，伪栅电极310d的下部收缩。当与图2C中示出的结构的间距D相比时，增大了鳍104a中的一个的鳍末端105a和伪栅电极310d的侧壁317之间的间距D’。在一些实施例中，间距D’的长度介于约10nm至约120nm的范围内。由于间距D’较大，因此在伪栅电极310d和鳍104a的鳍末端105a之间形成了较少的残留物。从而，显著地减少或防止了在鳍
104a和伪栅电极310d之间形成的短路。类似地，也增大了伪栅电极310d和鳍104b的鳍末端
105b之间的间距。从而，也显著地减少或防止了在鳍104b和伪栅电极310d之间形成的短路。
因此，与图2C中示出的实施例相比，减少了鳍104a和104b之间通过伪栅电极310d发生短路的可能性。

[0063] 在一些实施例中，如图5D所示，栅电极310a和310b具有垂直的侧壁。在栅电极310a和310b的侧壁处可能不形成凹槽。本发明的实施例不限于此。在一些其它实施例中，栅电极310a和310b具有倾斜的侧壁。在一些实施例中，伪栅电极310d的底部轮廓(下部的轮廓)比栅电极310a或310b的底部轮廓更凹进。

[0064] 根据一些实施例，如图4D和图5D所示，去除了未由栅电极310a和310b以及伪栅电极310d覆盖的部分栅极介电层106。可以实施蚀刻工艺以部分地去除栅极介电层106，从而暴露出部分鳍104a和104b。

[0065] 然后可以实施一些工艺以完成半导体器件30的形成。例如，根据一些实施例，如图3C所示，可以实施多个工艺以形成半导体器件30的FinFET器件300a和300b。

[0066] 在一些实施例中，然后掺杂不在栅极结构下方的鳍104a和104b以形成轻掺杂漏极和源极(LDD)区(未示出)。所使用的掺杂剂取决于晶体管的导电类型。可以通过离子注入或通过等离子体掺杂来掺杂LDD区，其中，在鳍104a和104b上和内沉积掺杂剂并且进行退火。类似于图1中示出的结构，也可以横跨位于鳍104a和104b上方以及之间的栅电极310a和
310b形成源极和漏极(S/D)区(未示出)。可以通过离子注入工艺形成S/D区。可选地，可以去除鳍104a和104b的一部分，并且在掺杂条件下重新外延生长去除的部分以形成S/D区。

[0067] 在一些实施例中，实施栅极替换工艺(或后栅极工艺)以使用包括功函材料的金属材料替换栅电极310a和310b的多晶硅。在这些情况下，栅电极310a和310b包括一种或多种金属材料。也可以用金属材料替换伪栅电极310d。因此，伪栅电极310d也可以包括一种或多种金属材料。

[0068] 如上所述，可以通过调整蚀刻工艺条件来调节栅电极和伪栅电极的轮廓。图6A至图6B是根据一些实施例的与图4D和图5D中示出的结构类似的半导体器件30’的截面图。

[0069] 如图6A所示，半导体器件30’包括横跨在鳍104a和104b上方的栅电极310a’和310b’。在一些实施例中，伪栅电极310d’位于栅电极310a’和310b’之间。伪栅电极310d’也位于鳍104a和104b之间。

[0070] 如上所述，根据一些实施例，在第二蚀刻操作中，Cl2用作第一蚀刻剂，并且CHF3和/或CH2F2用作第二蚀刻剂。在一些实施例中，当与图4D中示出的实施例相比时，使用了更多量的第二蚀刻剂。因此，可以获得图6A中示出的轮廓。伪栅电极310d’的下部具有倾斜的侧壁317’，并且伪栅电极310d’的上部具有基本上垂直的侧壁316’。凹槽314’从侧壁316’形成并且向内延伸至伪栅电极310d’的中心。

[0071] 根据一些实施例，如图6A所示，伪栅电极310d’在下部处逐渐收缩。伪栅电极310d’的宽度W2’逐渐减小至底部处的宽度W3’。因此，当与图2C中示出的结构的间距D相比时，增大了鳍104a中的一个的鳍末端105a与伪栅电极310d’的侧壁317’之间的间距D”。因此，与图2C中示出的结构相比，减少了鳍104a和104b之间通过伪栅电极310d’发生短路的可能性。

[0072] 根据一些实施例，如图6B所示，栅电极310a’的下部具有倾斜的侧壁319。在一些实施例中，栅电极310a’的宽度W4逐渐增大至底部处的宽度W5。宽度W5宽于伪栅电极310d’的宽度W3’。在栅电极310a’的倾斜的侧壁319和底部的延伸平面之间存在角θ1。在一些实施例中，角θ1大于约90度。在伪栅电极310d’的侧壁317’和底部的延伸平面之间存在角θ2。在一些实施例中，角θ2小于角θ1并且不大于约90度。在一些其它实施例中，角θ1小于90度。在这些情况下，在一些实施例中，角θ2仍小于角θ1。在一些实施例中，角θ1大于角θ2，且角度差(θ1-θ2)介于约0.1度至约90度的范围内。在一些其它实施例中，角θ1与角θ2相等。

[0073] 本发明的实施例具有许多变化。例如，侧壁317’和/或319不限于平坦平面。在一些其它实施例中，侧壁317’和319的一个或全部均具有弯曲表面。

[0074] 本发明提供了用于形成包括FinFET器件的半导体器件的机制的实施例。通过对栅电极层实施包括多个蚀刻操作的蚀刻工艺，形成了横跨在鳍上方的栅电极和位于鳍之间的一个或多个伪栅电极。调节蚀刻操作以控制伪栅电极的下部的轮廓。伪栅电极在下部处收缩。在伪栅电极的下部形成凹槽。因此，增大了鳍的末端和伪栅电极的底部之间的距离。减少或防止了鳍和伪栅电极之间的短路。因此改进了半导体器件的良品率和可靠性。

[0075] 根据一些实施例，提供了一种半导体器件。该半导体器件包括衬底。该半导体器件也包括位于衬底上方的第一鳍和第二鳍。该半导体器件还包括分别横跨在第一鳍和第二鳍上方的第一栅电极和第二栅电极。此外，该半导体器件包括位于第一鳍和第一栅电极之间以及位于第二鳍和第二栅电极之间的栅极介电层。而且，该半导体器件包括位于衬底上方的伪栅电极，并且伪栅电极位于第一栅电极和第二栅电极之间。伪栅电极的上部宽于伪栅电极的下部。

[0076] 根据一些实施例，提供了一种半导体器件。该半导体器件包括衬底。该半导体器件也包括位于衬底上方的第一鳍和第二鳍。该半导体器件还包括分别横跨在第一鳍和第二鳍上方的第一栅电极和第二栅电极。此外，该半导体器件包括位于第一鳍和第一栅电极之间以及位于第二鳍和第二栅电极之间的栅极介电层。而且，该半导体器件包括位于衬底上方的伪栅电极，并且伪栅电极位于第一鳍和第二鳍之间。凹槽位于伪栅电极的下部。

[0077] 根据一些实施例，提供了一种用于形成半导体器件的方法。该方法包括在衬底上方形成第一鳍和第二鳍，以及在第一鳍、第二鳍和衬底上方沉积栅极介电层和栅电极层。该方法也包括实施蚀刻工艺以部分地去除栅电极层，从而形成分别横跨在第一鳍和第二鳍上方的第一栅电极和第二栅电极。在衬底上方以及第一鳍和第二鳍之间也形成伪栅电极，并且伪栅电极的底部是凹进的。

[0078] 虽然已经详细描述了实施例及它们的优势，但是应该理解，在不背离由所附权利要求限定的实施例的精神和范围的情况下，在此可作出各种变化、替代和改变。此外，本申请的范围不旨在限于说明书中所述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。本领域的普通技术人员将容易地从本发明中理解，根据本发明，可以利用现有的或之后开发的实施与在此描述的相应实施例基本相同的功能或实现基本相同的结果的工艺、机器、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的范围内。此外，每个权利要求构成单独的实施例，并且各个权利要求和实施例的结合在本发明的范围内。