带隙基准电路

摘要

一种带隙基准电路，包括带隙核心单元、启动单元、输出单元以及钳位单元。所述启动单元包括第一PMOS管、第一电阻、第一NMOS管以及电流镜单元；所述钳位单元适于对所述第一NMOS管的栅极进行钳位。本发明技术方案提供的带隙基准电路输出的基准电压在启动时过冲很小，提高了电路系统的可靠性。

权利要求

1.一种带隙基准电路，包括带隙核心单元、启动单元和输出单元，其特征在于，还包括钳位单元；

所述启动单元包括第一PMOS管、第一电阻、第一NMOS管以及电流镜单元，其中，所述第一PMOS管的栅极适于输入偏置电压，所述第一PMOS管的源极适于连接第一电源线，所述第一PMOS管的漏极连接所述第一电阻的一端；所述第一电阻的另一端连接所述第一NMOS管的栅极和所述电流镜单元的镜像电流输出端；所述第一NMOS管的漏极适于向所述带隙核心单元和所述输出单元提供启动电压，所述第一NMOS管的源极适于连接第二电源线，所述第二电源线提供的电源电压低于所述第一电源线提供的电源电压；所述电流镜单元的参考电流输入端适于接收所述带隙核心单元提供的参考电流；

所述钳位单元适于对所述第一NMOS管的栅极进行钳位；

所述带隙核心单元包括第二PMOS管、第三PMOS管、运算放大器、第三电阻、第四电阻、第五电阻、第一PNP管以及第二PNP管；

所述第二PMOS管的源极适于连接所述第一电源线，所述第二PMOS管的栅极连接所述第三PMOS管的栅极、所述运算放大器的输出端和所述第一NMOS管的漏极，所述第二PMOS管的漏极连接所述运算放大器的第一输入端、所述第三电阻的一端和所述第四电阻的一端；

所述第三PMOS管的源极适于连接所述第一电源线，所述第三PMOS管的漏极连接所述运算放大器的第二输入端、所述第二PNP管的发射极和所述第五电阻的一端；

所述运算放大器的偏置电流端连接所述电流镜单元的参考电流输入端；

所述第三电阻的另一端连接所述第一PNP管的发射极；

所述第四电阻的另一端、所述第五电阻的另一端、所述第一PNP管的基极、所述第一PNP管的集电极、所述第二PNP管的基极以及所述第二PNP管的集电极均适于连接所述第二电源线。

2.如权利要求1所述的带隙基准电路，其特征在于，所述钳位单元的钳位电压与所述第一NMOS管的阈值电压相关。

3.如权利要求1所述的带隙基准电路，其特征在于，所述钳位单元包括N个依次串联的二极管，第一个二极管的阳极连接所述第一NMOS管的栅极，第N个二极管的阴极适于连接第二电源线，N≥1。

4.如权利要求1所述的带隙基准电路，其特征在于，所述钳位单元包括第二电阻，所述第二电阻的一端连接所述第一NMOS管的栅极，所述第二电阻的另一端适于连接所述第二电源线。

5.如权利要求1所述的带隙基准电路，其特征在于，所述电流镜单元包括第二NMOS管和第三NMOS管；

所述第二NMOS管的漏极连接所述第二NMOS管的栅极和所述第三NMOS管的栅极并作为所述电流镜单元的参考电流输入端，所述第二NMOS管的源极适于连接所述第二电源线；

所述第三NMOS管的漏极作为所述电流镜单元的镜像电流输出端，所述第三NMOS管的源极适于连接所述第二电源线。

6.如权利要求1所述的带隙基准电路，其特征在于，所述输出单元包括第四PMOS管和第六电阻；

所述第四PMOS管的栅极连接所述第一NMOS管的漏极，所述第四PMOS管的源极适于连接所述第一电源线，所述第四PMOS管的漏极连接所述第六电阻的一端并适于输出基准电压；

所述第六电阻的另一端适于连接所述第二电源线。

7.如权利要求1所述的带隙基准电路，其特征在于，所述第二电源线提供的电源电压为地电压。

说明书

带隙基准电路

技术领域

[0001] 本发明涉及集成电路技术领域，特别涉及一种带隙基准电路。

背景技术

[0002] 带隙基准电路具有低温度系数、低电源电压以及可与标准CMOS工艺兼容等优点，被广泛应用于数/模转换、模/数转换、存储器以及开关电源等数模混合电路系统中。带隙基准电路输出电压的稳定性以及抗噪声能力是影响各种应用系统精度的关键因素，随着应用系统精度的提高，对带隙基准电路的温度、电压和工艺的稳定性要求也越来越高。

[0003] 带隙基准电路的工作原理是根据硅材料的带隙电压与温度无关的特性，利用双极型晶体管的基极-发射极电压的负温度系数与不同电流密度下两个双极型晶体管基极-发射极电压的差值的正温度系数相互补偿，使输出的电压达到很低的温度漂移。

[0004] 图1是现有的一种带隙基准电路的电路图。参考图1，所述带隙基准电路包括带隙核心单元11、启动单元12以及输出单元13。所述带隙核心单元11包括：第一PMOS管P11、第二PMOS管P12、运算放大器OPA、第一电阻R11、第二电阻R12、第三电阻R13、第一PNP管Q11以及第二PNP管Q12。所述启动单元12包括：第三PMOS管P13、第四电阻R14、第一NMOS管N11以及电流镜单元14，所述电流镜单元14包括第二NMOS管N12和第三NMOS管N13。所述输出单元13包括：第四PMOS管P14和第五电阻R15。

[0005] 第一电源线Vdd和第二电源线Vss为所述带隙基准电路提供电源电压，所述第一电源线Vdd提供的电源电压高于所述第二电源线Vss提供的电源电压，通常，所述第二电源线Vss提供的电源电压为地电压。所述带隙基准电路中各器件的连接关系参考图1所示，在此不再赘述。

[0006] 所述启动单元12适于在偏置电压PD的控制下，向所述带隙核心单元11和所述输出单元13提供启动电压，以保证所述带隙基准电路能够在电路系统启动(上电)时进入正常工作状态；所述带隙核心单元11适于产生具有正温度系数的电流和具有负温度系数的电流，并对所述具有正温度系数的电流和具有负温度系数的电流进行叠加以产生基准电流；所述输出单元13适于将所述带隙核心单元11产生的基准电流转换为基准电压Vref输出。

[0007] 图2是图1所示的带隙基准电路输出的基准电压Vref的波形示意图，在所述带隙基准电路启动时，所述基准电压Vref出现电压过冲现象，且过冲电压非常大，影响电路系统的稳定性。

发明内容

[0008] 本发明解决的是带隙基准电路在启动时输出的基准电压出现较大过冲的问题。

[0009] 为解决上述问题，本发明提供一种带隙基准电路，包括带隙核心单元、启动单元和输出单元，还包括钳位单元；

[0010] 所述启动单元包括第一PMOS管、第一电阻、第一NMOS管以及电流镜单元，其中，所述第一PMOS管的栅极适于输入偏置电压，所述第一PMOS管的源极适于连接第一电源线，所述第一PMOS管的漏极连接所述第一电阻的一端；所述第一电阻的另一端连接所述第一NMOS管的栅极和所述电流镜单元的镜像电流输出端；所述第一NMOS管的漏极适于向所述带隙核心单元和所述输出单元提供启动电压，所述第一NMOS管的源极适于连接第二电源线，所述第二电源线提供的电源电压低于所述第一电源线提供的电源电压；所述电流镜单元的参考电流输入端适于接收所述带隙核心单元提供的参考电流；

[0011] 所述钳位单元适于对所述第一NMOS管的栅极进行钳位。

[0012] 可选的，所述钳位单元的钳位电压与所述第一NMOS管的阈值电压相关。

[0013] 可选的，所述钳位单元包括N个依次串联的二极管，第一个二极管的阳极连接所述第一NMOS管的栅极，第N个二极管的阴极适于连接第二电源线，N≥1。

[0014] 可选的，所述钳位单元包括第二电阻，所述第二电阻的一端连接所述第一NMOS管的栅极，所述第二电阻的另一端适于连接所述第二电源线。

[0015] 可选的，所述电流镜单元包括第二NMOS管和第三NMOS管；

[0016] 所述第二NMOS管的漏极连接所述第二NMOS管的栅极和所述第三NMOS管的栅极并作为所述电流镜单元的参考电流输入端，所述第二NMOS管的源极适于连接所述第二电源线；

[0017] 所述第三NMOS管的漏极作为所述电流镜单元的镜像电流输出端，所述第三NMOS管的源极适于连接所述第二电源线。

[0018] 可选的，所述带隙核心单元包括第二PMOS管、第三PMOS管、运算放大器、第三电阻、第四电阻、第五电阻、第一PNP管以及第二PNP管；

[0019] 所述第二PMOS管的源极适于连接所述第一电源线，所述第二PMOS管的栅极连接所述第三PMOS管的栅极、所述运算放大器的输出端和所述第一NMOS管的漏极，所述第二PMOS管的漏极连接所述运算放大器的第一输入端、所述第三电阻的一端和所述第四电阻的一端；

[0020] 所述第三PMOS管的源极适于连接所述第一电源线，所述第三PMOS管的漏极连接所述运算放大器的第二输入端、所述第二PNP管的发射极和所述第五电阻的一端；

[0021] 所述运算放大器的偏置电流端连接所述电流镜单元的参考电流输入端；

[0022] 所述第三电阻的另一端连接所述第一PNP管的发射极；

[0023] 所述第四电阻的另一端、所述第五电阻的另一端、所述第一PNP管的基极、所述第一PNP管的集电极、所述第二PNP管的基极以及所述第二PNP管的集电极均适于连接所述第二电源线。

[0024] 可选的，所述输出单元包括第四PMOS管和第六电阻；

[0025] 所述第四PMOS管的栅极连接所述第一NMOS管的漏极，所述第四PMOS管的源极适于连接所述第一电源线，所述第四PMOS管的漏极连接所述第六电阻的一端并适于输出基准电压；

[0026] 所述第六电阻的另一端适于连接所述第二电源线。

[0027] 可选的，所述第二电源线提供的电源电压为地电压。

[0028] 与现有技术相比，本发明的技术方案具有以下优点：

[0029] 本发明技术方案提供的带隙基准电路除包括带隙核心单元、启动单元以及输出单元外，还包括具有钳位功能的钳位单元。在所述带隙基准电路启动时，所述钳位单元对所述启动单元中的第一NMOS管的栅极进行钳位，抑制所述第一NMOS管的栅极出现尖峰电压，从而使所述带隙核心单元和所述输出单元中的功率MOS管的栅极电位不会被过度下拉，因此，本发明技术方案提供的带隙基准电路输出的基准电压在启动时过冲很小，提高了电路系统的可靠性。

附图说明

[0030] 图1是现有的一种带隙基准电路的电路图；

[0031] 图2是图1所示的基准电压Vref的波形示意图；

[0032] 图3是图1所示的节点a的电压波形示意图；

[0033] 图4是流过图1所示的第一NMOS管N11的电流波形示意图；

[0034] 图5是本发明实施例提供的一种带隙基准电路的电路图；

[0035] 图6是图5所示的节点a的电压波形示意图；

[0036] 图7是流过图5所示的第一NMOS管N51的电流波形示意图；

[0037] 图8是图5所示的基准电压Vref的波形示意图；

[0038] 图9是本发明实施例提供的另一种带隙基准电路的电路图。

具体实施方式

[0039] 参考图1，现有的带隙基准电路启动过程如下：

[0040] 所述带隙基准电路所在的电路系统上电后，即所述第一电源线Vdd和所述第二电源线Vss提供电源电压后，对所述第三PMOS管P13的栅极施加偏置电压PD，使所述第三PMOS管P13导通，所述第一电源线Vdd上的电源电压通过所述第三PMOS管P13和所述第四电阻R14对节点a充电(所述节点a为所述第四电阻R14、所述第三NMOS管N13的漏极以及所述第一NMOS管N11的栅极连接点)，使所述节点a的电位不断升高；

[0041] 当所述节点a的电位高于所述第一NMOS管N11的阈值电压时，所述第一NMOS管N11导通，将所述第一PMOS管P11的栅极电位、所述第二PMOS管P12的栅极电位以及所述第四PMOS管P14的栅极电位拉低，使所述第一PMOS管P11、所述第二PMOS管P12以及所述第四PMOS管P14导通，所述带隙核心单元11和所述输出单元13启动；

[0042] 所述带隙核心单元11启动后，所述运算放大器OPA通过其偏置电流端向所述电流镜单元14提供参考电流，所述电流镜单元14对所述参考电流进行镜像，产生流过所述第三NMOS管N13的镜像电流，即所述第三NMOS管N13导通，将所述节点a拉至低电位，使所述第一NMOS管N11截止，所述带隙基准电路进入正常工作状态。

[0043] 然而，由于所述第一NMOS管N11和所述第三NMOS管N13在所述带隙基准电路启动前均为截止状态，并且所述第一NMOS管N11的栅极存在寄生电容，因而在对所述节点a充电时，会使所述节点a的电位出现很大的过冲，所述节点a的电压波形示意图可参考图3所示。

[0044] 所述节点a的电位过冲使所述第一NMOS管N11的导通程度加深，即流过所述第一NMOS管N11的尖峰电流非常大，流过所述第一NMOS管N11的电流I的波形示意图可参考图4所示。由于所述第一NMOS管N11的导通程度加深，所述第一PMOS管P11、所述第二PMOS管P12以及所述第四PMOS管P14的栅极电位被拉得过低，因此，所述基准电压Vref在所述带隙基准电路启动时出现很大的过冲电压。

[0045] 本发明技术方案提供一种带隙基准电路，能够有效地减小所述带隙基准电路在启动时输出的基准电压的过冲，提高电路系统的稳定性。

[0046] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0047] 本发明实施例提供一种带隙基准电路，所述带隙基准电路的电路图如图5所示。参考图5，所述带隙基准电路包括带隙核心单元51、启动单元52、输出单元53以及钳位单元54。

[0048] 所述启动单元52包括第一PMOS管P51、第一电阻R51、第一NMOS管N51以及电流镜单元55。

[0049] 所述第一PMOS管P51的栅极适于输入偏置电压PD，所述第一PMOS管P51的源极适于连接第一电源线Vdd，所述第一PMOS管P51的漏极连接所述第一电阻R51的一端。

[0050] 所述偏置电压PD为所述带隙基准电路的启动信号，即当需要所述带隙基准电路工作时，向所述第一PMOS管P51的栅极提供所述偏置电压PD，使所述第一PMOS管P51导通。所述第一电源线Vdd适于向所述带隙基准电路提供电源电压。本领域技术人员应当了解，所述偏置电压PD和所述第一电源线Vdd提供的电源电压可以根据实际电路结构等条件预置，在此不再赘述。

[0051] 所述第一电阻R51的另一端连接所述第一NMOS管N51的栅极和所述电流镜单元55的镜像电流输出端。

[0052] 所述电流镜单元55包括第二NMOS管N52和第三NMOS管N53。

[0053] 所述第二NMOS管N52的漏极连接所述第二NMOS管N52的栅极和所述第三NMOS管N53的栅极并作为所述电流镜单元55的参考电流输入端，所述第二NMOS管N52的源极适于连接第二电源线Vss。

[0054] 所述第二电源线Vss也适于向所述带隙基准电路提供电源电压，但其提供的电源电压低于所述第一电源线Vdd提供的电源电压。在本实施例中，所述第二电源线Vss提供的电压为地电压。

[0055] 所述第三NMOS管N53的漏极作为所述电流镜单元55的镜像电流输出端，所述第三NMOS管N53的源极适于连接所述第二电源线Vss。

[0056] 所述电流镜单元55的参考电流输入端适于接收所述带隙核心单元51提供的参考电流，所述电流镜单元55的镜像电流输出端适于输出与所述参考电流成一定比例关系的镜像电流。在本实施例中，由于所述电流镜单元55由NMOS管构成，因此，所述镜像电流是流入所述电流镜单元55的镜像电流输出端，也可以认为所述电流镜单元55的镜像电流输出端输出的是一个负电流。需要说明的是，所述电流镜单元55的电路结构并不限于本实施例的说明，在其他实施例中，所述电流镜单元55也可以由PMOS管或者三极管构成。

[0057] 所述第一NMOS管N51的漏极适于向所述带隙核心单元51和所述输出单元53提供启动电压，所述第一NMOS管N51的源极适于连接所述第二电源线Vss。

[0058] 所述带隙核心单元51包括第二PMOS管P52、第三PMOS管P53、运算放大器OPA、第三电阻R53、第四电阻R54、第五电阻R55、第一PNP管Q51以及第二PNP管Q52。

[0059] 所述第二PMOS管P52的源极适于连接所述第一电源线Vdd，所述第二PMOS管P52的栅极连接所述第三PMOS管P53的栅极、所述运算放大器OPA的输出端以及所述第一NMOS管N51的漏极，所述第二PMOS管P52的漏极连接所述运算放大器OPA的第一输入端、所述第三电阻R53的一端和所述第四电阻R54的一端。

[0060] 所述第三PMOS管P53的源极适于连接所述第一电源线Vdd，所述第三PMOS管P53的漏极连接所述运算放大器OPA的第二输入端、所述第二PNP管Q52的发射极和所述第五电阻R55的一端。

[0061] 需要说明的是，所述运算放大器OPA的第一输入端可以为同相输入端，也可以为反相输入端；相应地，所述运算放大器OPA的第二输入端可以为反相输入端，也可以为同相输入端。

[0062] 所述运算放大器OPA的偏置电流端连接所述电流镜单元55的参考电流输入端，即所述电流镜单元55的参考电流输入端接收的参考电流由所述运算放大器OPA提供。

[0063] 所述第三电阻R53的另一端连接所述第一PNP管Q51的发射极。

[0064] 所述第四电阻R54的另一端、所述第五电阻R55的另一端、所述第一PNP管Q51的基极、所述第一PNP管Q51的集电极、所述第二PNP管Q52的基极以及所述第二PNP管Q52的集电极均适于连接所述第二电源线Vss。

[0065] 所述输出单元包括第四PMOS管P54和第六电阻R56。

[0066] 所述第四PMOS管P54的栅极连接所述第一NMOS管N51的漏极，所述第四PMOS管P54的源极适于连接所述第一电源线Vdd，所述第四PMOS管P54的漏极连接所述第六电阻R56的一端并适于输出基准电压Vref。

[0067] 所述第六电阻R56的另一端适于连接所述第二电源线Vss。

[0068] 所述钳位单元54适于对所述第一NMOS管N51的栅极进行钳位。在本实施例中，所述钳位单元54包括N个依次串联的二极管D1、···、DN，每个二极管的阳极连接另一个二极管的阴极，第一个二极管D1的阳极连接所述第一NMOS管N51的栅极，第N个二极管DN的阴极适于连接所述第二电源线Vss，N≥1，即所述钳位单元54至少包括一个二极管。

[0069] 由于在所述带隙核心单元51和所述输出单元53启动前必须保证所述第一NMOS管N51导通，因此，所述钳位单元54的钳位电压与所述第一NMOS管N51的阈值电压相关。进一步，所述钳位电压应当高于所述第一NMOS管N51的阈值电压，具体电压值可以根据所述第一NMOS管N51的尺寸进行设置。若所述第一NMOS管N51的尺寸较大，所述第一NMOS管N51的驱动能力强，所述钳位电压可以设置得较小；若所述第一NMOS管N51的尺寸较小，所述第一NMOS管N51的驱动能力弱，所述钳位电压可以设置得较大。

[0070] 在本实施例中，所述钳位单元54是由串联的二极管构成，因此，所述钳位电压即所述串联二极管的数量与单个二极管的导通压降的乘积，改变所述串联二极管的数量，就可以改变所述钳位电压的电压值。

[0071] 以下对本实施例的带隙基准电路的工作原理进行说明。

[0072] 所述启动单元52适于在所述偏置电压PD的控制下，向所述带隙核心单元51和所述输出单元53提供启动电压，以保证所述带隙基准电路能够在电路系统启动(上电)时进入正常工作状态。

[0073] 具体地，所述带隙基准电路所在的电路系统上电后，施加所述偏置电压PD至所述第一PMOS管P51的栅极，使所述第一PMOS管P51导通，所述第一电源线Vdd上的电源电压通过所述第一PMOS管P51和所述第一电阻R51对节点a充电(所述节点a为所述第一电阻R51、所述第一NMOS管N51的栅极以及所述第三NMOS管N53的漏极连接点)，使所述节点a的电位不断升高。

[0074] 当所述节点a的电位高于所述第一NMOS管N51的阈值电压时，所述第一NMOS管N51导通。由于所述第一NMOS管N51和所述第三NMOS管N53在所述带隙基准电路启动前均为截止状态，并且所述第一NMOS管N51的栅极存在寄生电容，因而在所述第一NMOS管N51导通后，所述节点a的电位还会继续上升。当所述节点a的电位高于所述钳位单元54的钳位电压时，所述钳位单元54导通，所述节点a的电位保持与所述钳位单元54的钳位电压相等。

[0075] 由于所述钳位单元54的钳位电压高于所述第一NMOS管N51的阈值电压，所述第一NMOS管N51保持导通状态，将所述第二PMOS管P52的栅极电位、所述第三PMOS管P53的栅极电位以及所述第四PMOS管P54的栅极电位拉低，使所述第二PMOS管P52、所述第三PMOS管P53以及所述第四PMOS管P54导通，所述带隙核心单元51和所述输出单元53启动。

[0076] 所述带隙核心单元51启动后，所述运算放大器OPA通过其偏置电流端向所述电流镜单元55提供参考电流。所述电流镜单元55对所述参考电流进行镜像，产生流过所述第三NMOS管N53的镜像电流，即所述第三NMOS管N53导通，将所述节点a的电位拉低，使所述第一NMOS管N51截止，所述带隙基准电路进入正常工作状态。

[0077] 在正常工作状态下，所述带隙核心单元51产生具有正温度系数的电流和具有负温度系数的电流，并对所述具有正温度系数的电流和具有负温度系数的电流进行叠加以产生基准电流。所述输出单元53将所述带隙核心单元产生的基准电流转换为基准电压Vref输出。

[0078] 图6是本发明实施例的所述节点a的电压Va的波形示意图，图7是本发明实施例的流过所述第一NMOS管N51的电流I的波形示意图，图8是本发明实施例的所述基准电压Vref的波形示意图。参考图6～图8，在本实施例中，由于所述钳位单元54的钳位作用，在所述带隙基准电路启动时，所述节点a的电位被限制，不会出现大的尖峰电压，因此，消除了流过所述第一NMOS管N51的尖峰电流，即流过所述第一NMOS管N51的电流I也被限制，使所述第二PMOS管P52的栅极电位、所述第三PMOS管P53的栅极电位以及所述第四PMOS管P54的栅极电位不会被过度下拉，因此，所述带隙基准电路输出的基准电压Vref在启动时的过冲很小，提高了电路系统的稳定性。

[0079] 本发明实施例还提供一种带隙基准电路，所述带隙基准电路的电路图如图9所示。参考图9，所述带隙基准电路包括带隙核心单元51、启动单元52、输出单元53以及钳位单元
54。所述带隙核心单元51、启动单元52以及输出单元53可参考对图5的描述，在此不再赘述。

[0080] 所述钳位单元54包括第二电阻R52，所述第二电阻R52的一端连接所述第一NMOS管N51的栅极，所述第二电阻R52的另一端适于连接所述第二电源线Vss。在本实施例中，所述钳位单元54的钳位电压可以通过调节所述第二电阻R52的电阻值进行设置。

[0081] 综上所述，本发明技术方案提供的带隙基准电路输出的基准电压在启动时过冲很小，提高了电路系统的稳定性。

[0082] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。