一种脉宽自适应的可配置存储器IP结构，包括存储阵列(10)、灵敏放大及读写电路SA&WR(11)、行译码电路(12)、列译码&MUX&预充电路(14)、优化配置电路(20)、脉冲配置模块(22)、驱动(24)、1个伪单元行(25)、n个伪单元列(26)、带预置功能灵敏放大SA(27)。本发明脉宽自适应的可配置存储器IP结构在上电时，通过存储器IP结构内置的优化配置电路(20)产生一次不同脉冲宽度的内部读操作，并对读回数据查表分析，最终确定适合器件工作环境的存储器IP结构的优化后脉冲宽度，本发明以一定的芯片面积代价优化了存储器读取时序，进而优化了存储器IP结构的读取速度及动态功耗。
1.一种脉宽自适应的可配置存储器IP结构，其特征在于包括存储阵列(10)、灵敏放大及读写电路SA&WR(11)、行译码电路(12)、列译码&MUX&预充电路(14)、优化配置电路(20)、脉冲配置模块(22)、1个伪单元行(25)、n个伪单元列(26)、灵敏放大SA模块(27)，其中优化配置电路(20)，包括上电读配置产生单元(403)、读回数据比对单元(401)和脉冲选择配置单元(402)；上电读配置产生单元(403)在上电时产生上电读选通信号送至1个伪单元行(25)中的n个预置单元(510)，产生上电触发脉冲信号送至脉冲选择配置单元(402)；
读回数据比对单元(401)接收灵敏放大SA模块(27)发送的n位读数据，并与内置的查表脉冲配置表进行比对，确定正常读写所需的最优脉冲宽度，并将最优脉冲宽度对应的预校准脉冲信号的序号送至脉冲选择配置单元(402)；所述查表脉冲配置表为n×n的二维数据表，包括n种n位读数据的有效组合，行表示n位读数据与其对应的n路预校准脉冲信号的序号，列表示n种n位读数据某一位的值，n位读数据预置为0/1序列，其中内置数据中1代表本路预校准脉冲信号第i位的脉宽适合当前工作环境中存储IP，可完成IP的正确读写操作，0为本路预校准脉冲信号的第i位的脉宽不适合当前工作环境中存储IP，不能完成IP的正确读写操作，i＝1，2，3，…，n；
脉冲选择配置单元(402)在接收到上电读配置产生单元(403)发送的上电触发脉冲信号后，受脉冲沿触发生成上电读配置信号，并将上电读配置信号送至脉冲配置模块(22)中的n个不同脉冲宽度单元；接收读回数据比对单元(401)发送的最优脉冲宽度对应的预校准脉冲信号的序号后作为正常读配置信号，并送至脉冲配置模块(22)中的脉冲宽度选择单元(213)；
脉冲配置模块(22)，包括n个不同脉冲宽度单元、脉冲宽度选择单元(213)；n个不同脉冲宽度单元，接收脉冲选择配置单元(402)发送的上电读配置信号后产生n路预校准脉冲信号送至灵敏放大SA模块(27)与脉冲宽度选择单元(213)；所述n路预校准脉冲信号的脉冲宽度分别为T、T+⊿t、…、T+(n-1)×⊿t；脉冲宽度选择单元(213)，接收n个不同脉冲宽度单元发送的n路预校准脉冲信号，然后接收脉冲选择配置单元(402)发送的正常读配置信号从n路预校准脉冲信号中选择脉宽最优的脉冲信号作为正常工作脉冲脉宽，并送至行译码电路(12)、列译码&MUX&预充电路(14)及灵敏放大及读写电路SA&WR(11)，其中，T为基准脉冲宽度，⊿t为n个不同脉冲宽度的公差；
行译码电路(12)，接收脉冲宽度选择单元(213)发送的正常工作脉冲脉宽后，产生一路行选通信号并送至存储阵列(10)；
存储阵列(10)，包括n行、m列个存储单元，接收行译码电路(12)发送的一路行选通信号后选通该路行选通信号对应的行存储单元，当读操作时，该行存储单元对所连接的位线对进行放电，使位线对产生灵敏放大及读写电路SA&WR(11)可识别的电压差；接收列译码&MUX&预充电路(14)发送的多路列选通信号，使对应列位线对电压传递给灵敏放大及读写电路SA&WR(11)；
列译码&MUX&预充电路(14)，接收脉冲宽度选择单元(213)发送的正常工作脉冲脉宽后，根据MUX结构产生多路列选通信号并送至控制存储阵列(10)；
灵敏放大及读写电路SA&WR(11)，接收脉冲宽度选择单元(213)发送的正常工作脉冲脉宽后，产生灵敏放大器SA的开启脉冲，接收存储阵列(10)发送的位线对电压差并进行放大得到输出数据，将输出数据输出；接收输入数据，并接收存储阵列(10)发送的位线对电压，将数据写入存储阵列(10)；
1个伪单元行(25)，包括n个预置单元(510)、m个存储单元(520)；n个预置单元(510)中接收上电读配置产生单元(403)发送的上电读选通信号后开启单元，并通过单元内置的存储值对相连位线对进行放电，从而生成n个位线对电压差，并分别送至n个伪单元列(26)，其中，n个预置单元(510)中第i个预置单元与n个伪单元列(26)中第i个伪单元列相连，i＝1，
2，3，，，n；所述预置单元为内部存储值预置为1的存储单元；
n个伪单元列(26)，每个伪单元列均包括n个存储单元(520)，第i个伪单元列接收第i个预置单元(510)发送的位线对电压差后送至灵敏放大SA模块(27)中第i个灵敏放大器SA(620)；
灵敏放大SA模块(27)，包括n个灵敏放大器SA(620)，第i个灵敏放大器SA(620)，接收n个不同脉冲宽度单元中第i个不同脉冲宽度单元发送的第i路预校准脉冲信号并在第i路预校准脉冲信号期间选通，接收n个伪单元列(26)中第i个伪单元列发送的位线对电压差并对位线对电压差进行放大，如果放大后的第i个伪单元列发送的位线对电压差小于灵敏放大SA模块(27)中内置的正常可读取数据脉宽阈值，则第i位读数据为0，反之则为1，得到n位读数据后送至优化配置电路(20)中的读回数据比对单元(401)。
一种脉宽自适应的可配置存储器IP结构
技术领域
[0001] 本发明涉及一种存储器IP结构，特别是一种脉宽自适应的可配置存储器IP结构。
背景技术
[0002] 传统的存储器IP结构，主要包括存储阵列、行译码电路、列译码&MUX&预充电路、灵敏放大SA&WR以及固定脉冲产生，采用脉冲模式控制器件工作时序，固定脉冲产生在IP读/写操作时，生成固定脉冲宽度T的控制脉冲，分别传送给行译码电路、列译码&MUX&预充电路、灵敏放大SA&WR，生成脉冲化IP的读写时序。IP在读操作时，由行译码电路生成唯一的行选通脉冲信号，用于存储单元行的选通，所选通的行单元开启并对所连接的位线对进行放电，并产生位线对电压差；由列译码&MUX&预充电路对每一组MUX生成唯一的列选通脉冲信号，用于将选中列的位线对电压差值传送给对应的灵敏放大SA&WR，并由SA将位线电压差值放大，产生有效的读数据，并通过读写电路WR输出。IP在写操作时，由列译码&MUX&预充电路对每一组MUX生成唯一的列选通脉冲信号，用于将读写电路WR传送的写入数据传递给选中列的位线，并使选中位线对产生电源电压大的位线对电压差值；由行译码电路生成唯一的行选通脉冲信号，开启存储单元行，并将存在电源电压差值的位线存储值写入存储单元。
[0003] 根据对传统的存储器IP结构的读/写时序分析，固定脉冲产生所生成脉冲宽度直接影响行选通、列选通及SA的操作脉宽，而这些脉冲宽度影响到器件的读取时间，并通过位线对电压差的大小而影响到器件的功耗。减小脉冲宽度，可提高器件读取速度并降低功耗，增加脉冲宽度，会降低器件读取速度并增大功耗。在不同环境下，存储器IP结构受环境影响，正常读/写操作所需脉冲宽度有一定差别，且固定脉冲产生在设计阶段，为保证器件可靠性工作，预留较大的设计余量，因此在不同环境工作的IP工作脉宽并未优化，对器件的性能存在一定影响。
发明内容
[0004] 本发明解决的技术问题是：克服不同环境下IP读/写脉冲固定的不足，提供了一种脉宽自适应的可配置存储器IP结构，以一定的面积代价根据器件工作环境进行脉冲优化配置，从而提高器件的性能。
[0005] 本发明的技术解决方案是：一种脉宽自适应的可配置存储器IP结构，包括存储阵列、灵敏放大及读写电路SA&WR、行译码电路、列译码&MUX&预充电路、优化配置电路、脉冲配置模块、1个伪单元行、n个伪单元列、灵敏放大SA模块，其中
[0006] 优化配置电路，包括上电读配置产生单元、读回数据比对单元和脉冲选择配置单元；上电读配置产生单元在上电时产生上电读选通信号送至1个伪单元行中的n个预置单元，产生上电触发脉冲信号送至脉冲选择配置单元；读回数据比对单元接收灵敏放大SA模块发送的n位读数据，并与内置的查表脉冲配置表进行比对，确定正常读写所需的最优脉冲宽度，并将最优脉冲宽度对应的预校准脉冲信号的序号送至脉冲选择配置单元；所述查表脉冲配置表为n×n的二维数据表，包括n种n位读数据的有效组合，行表示n位读数据与其对应的n路预校准脉冲信号的序号，列表示n种n位读数据某一位的值，n位读数据预置为0/1序列，其中内置数据中1代表本路预校准脉冲信号第i位的脉宽适合当前工作环境中存储IP，可完成IP的正确读写操作，0为本路预校准脉冲信号的第i位的脉宽不适合当前工作环境中存储IP，不能完成IP的正确读写操作，i＝1，2，3，，，n；
[0007] 脉冲选择配置单元，在接收到上电读配置产生单元发送的上电触发脉冲信号后，受脉冲沿触发生成上电读配置信号，并将上电读配置信号送至脉冲配置模块中的n个不同脉冲宽度单元；接收读回数据比对单元发送的最优脉冲宽度对应的预校准脉冲信号的序号后作为正常读配置信号，并送至脉冲配置模块中的脉冲宽度选择单元；
[0008] 脉冲配置模块，包括n个不同脉冲宽度单元、脉冲宽度选择单元；n个不同脉冲宽度单元，接收脉冲选择配置单元发送的上电读配置信号后产生n路预校准脉冲信号送至灵敏放大SA模块与脉冲宽度选择单元；所述n路预校准脉冲信号的脉冲宽度分别为T、T+⊿t…T+(n-1)×⊿t；脉冲宽度选择单元，接收n个不同脉冲宽度单元发送的n路预校准脉冲信号，然后接收脉冲选择配置单元发送的正常读配置信号从n路预校准脉冲信号中选择脉宽最优的脉冲信号作为正常工作脉冲脉宽，并送至行译码电路、列译码&MUX&预充电路及灵敏放大及读写电路SA&WR；
[0009] 行译码电路，接收脉冲宽度选择单元发送的正常工作脉冲脉宽后，产生一路行选通信号并送至存储阵列；
[0010] 存储阵列，包括n行、m列个存储单元，接收行译码电路发送的一路行选通信号后选通该行存储单元，当读操作时，该行存储单元对所连接的位线对进行放电，使位线对产生灵敏放大及读写电路SA&WR可识别的电压差；接收列译码&MUX&预充电路发送的多路列选通信号，使对应列位线对电压传递给灵敏放大及读写电路SA&WR；
[0011] 列译码&MUX&预充电路，接收脉冲宽度选择单元发送的正常工作脉冲脉宽后，根据MUX结构产生多路列选通信号并送至控制存储阵列；
[0012] 灵敏放大及读写电路SA&WR，接收脉冲宽度选择单元发送的正常工作脉冲脉宽后，产生灵敏放大器SA的开启脉冲，接收存储阵列发送的位线对电压差并进行放大得到输出数据，将输出数据输出；接收输入数据，并接收存储阵列发送的位线对电压，将数据写入存储阵列；
[0013] 1个伪单元行，包括n个预置单元、m个存储单元；n个预置单元中接收上电读配置产生单元发送的上电读选通信号后开启单元，并通过单元内置的存储值对相连位线对进行放电，从而生成n个位线对电压差，并分别送至n个伪单元列，其中，n个预置单元中第i个预置单元与n个伪单元列中第i个伪单元列相连，i＝1，2，3，，，n；所述预置单元为内部存储值预置为1的存储单元；
[0014] n个伪单元列，每个伪单元列均包括n个存储单元，第i个伪单元列接收第i个预置单元发送的位线对电压差后送至灵敏放大SA模块中第i个灵敏放大器SA；
[0015] 灵敏放大SA模块，包括n个灵敏放大器SA，第i个灵敏放大器SA，接收n个不同脉冲宽度单元中第i个不同脉冲宽度单元发送的第i路预校准脉冲信号并在第i路预校准脉冲信号期间选通，接收n个伪单元列中第i个伪单元列发送的位线对电压差并对位线对电压差进行放大，如果放大后的第i个伪单元列发送的位线对电压差小于灵敏放大SA模块中内置的正常可读取数据脉宽阈值，则第i位读数据为0，反之则为1，得到n位读数据后送至优化配置电路中的读回数据比对单元。
[0016] 本发明与现有技术相比的优点在于：
[0017] (1)本发明针对传统存储器IP结构固定脉冲宽度的不足，在IP内部预置n路脉冲生成，通过应用环境中器件上电时所产生的配置操作产生适合当时环境下优化的脉冲宽度，优化了器件性能，和现有常规存储器IP结构相比，具有环境自适应、脉冲宽度可调整的特点；
[0018] (2)本发明与现有常规存储器IP结构相比，具有更快的读取时间；
[0019] (3)本发明与现有常规存储器IP结构相比，具有更低的读功耗。
附图说明
[0020] 图1为传统的存储器IP电路结构；
[0021] 图2为本发明的脉宽自适应的可配置存储器IP结构；
[0022] 图3为本发明脉冲配置模块功能框图示意图；
[0023] 图4为本发明脉冲配置模块所提供n路脉冲关系示意图；
[0024] 图5为本发明优化配置电路框图示意图；
[0025] 图6为本发明优化配置电路内置的查表脉冲配置表；
[0026] 图7为本发明一个伪单元行框图示意图；
[0027] 图8为本发明n个伪单元列及带预置功能灵敏放大SA示意图。
具体实施方式
[0028] 如图1所示，传统的存储器IP电路结构，包括存储阵列110、行译码电路120、列译码&MUX&预充电路130、灵敏放大SA&WR140以及固定脉冲产生150。固定脉冲产生150在IP读/写操作时，生成固定脉冲宽度T的控制脉冲，分别传送给行译码电路120、列译码&MUX&预充电路130、灵敏放大SA&WR140，生成脉冲化IP的读写时序。IP在读操作时，行译码电路120生成唯一的行选通脉冲信号，用于选通存储阵列中的唯一一个存储单元行，所选通的行单元开启并对所连接的位线对进行放电，并产生位线对电压差；列译码&MUX&预充电路130对每一组MUX生成唯一的列选通脉冲信号，用于将选中列的位线对电压差值传送给对应的灵敏放大SA&WR140，并由SA将位线对电压差值放大，产生有效的读数据，并通过读写电路WR输出。IP在写操作时，列译码&MUX&预充电路130对每一组MUX生成唯一的列选通脉冲信号，用于将灵敏放大SA&WR140中读写电路WR传送的写入数据，传递给选中列的位线对，并使选中位线对产生电源电压大的位线对电压差值；行译码电路120生成唯一的行选通脉冲信号，开启存储单元行，并将存在大电压差值的位线存储值写入存储阵列。
[0029] 如图2所示，本发明自适应脉冲可调存储器IP电路结构包括存储阵列10、灵敏放大及读写电路SA&WR11、行译码电路12、列译码&MUX&预充电路14、优化配置电路20、脉冲配置模块22、驱动24、一个伪单元行25、n个伪单元列26、带预置功能灵敏放大SA 27等模块。本发明通过多模块的配合，可根据器件使用环境的变化自适应选择优化的脉冲宽度，从而提高器件性能。
[0030] 图3为脉冲配置模块功能框图示意图，脉冲配置模块210包含n个不同脉冲宽度单元(如脉冲宽度nt210，，，脉冲宽度t212)、脉冲宽度选择模块213，器件在上电时，上电读配置信号开启n路脉冲宽度单元，产生n路预校准脉冲信号。正常读配置信号对脉冲宽度选择模块213选择，最终从n个不同脉冲宽度的脉冲单元中选择优化脉冲单元，由其提供IP正常读写操作时优化后的脉冲信号，其中n≥2，根据芯片实现面积、优化要求等确定。
[0031] 图4所示为脉冲配置模块所提供n路预校准脉冲关系，各路脉冲宽度存在差异，如图预校准脉冲宽度1的脉宽为T(T值为存储阵列读取基准脉冲宽度)，其后每路预校准脉冲宽度在上一路的基础上增加⊿t，预校准脉冲宽度n的脉冲宽度为T+(n-1)×⊿t，其中⊿t值根据n的大小及优化精度确定。
[0032] 图5所示为优化配置电路功能框图，优化配置电路20可划分为上电读配置产生单元403、读数据比对单元401和脉冲选择配置单元402，上电读配置产生单元403上电时产生上电读选通信号，通过驱动24开启1个伪单元行25，同时上电触发脉冲与读回数据比对单元401的输入信号共同控制脉冲选择配置单元402，生成上电读配置信号与正常读配置信号，其中上电读配置信号同时开启图3中n路脉冲宽度单元(如脉冲宽度nt 211、脉冲宽度t212等)，正常读配置信号生成是基于读回数据比对单元401对n位读数据分析，所生成的信号用于从n路脉冲宽度单元中选取一路最适合工作环境中器件工作的脉冲，生成正常的读/写脉冲。
[0033] 图6为优化配置电路内置的查表脉冲配置表，通过对读回的n位数据的对比，其中1表示控制本路伪位线列路径的预校准脉冲脉宽适合工作环境中存储IP，可正确读取存储阵列中任意单元值，0表示控制本路伪位线列路径的预校准脉冲脉宽不适合工作环境中存储IP，不能可靠的读取存储阵列中存储单元值。由图6所示，通过确定读回n位数据中最低位1的位置(最低位为第1位，最高位为第n位)，即可确定正常读写所需的脉冲宽度，也就是图3中所对应的配置脉冲宽度模块序号。所述查表脉冲配置表为n×n的二维数据表，包括n种n位读数据的有效组合，行表示n位读数据与其对应的n路预校准脉冲信号的序号，列表示n种n位读数据某一位的值，n位读数据预置为0/1序列，其中内置数据中1代表本路预校准脉冲信号第i位的的脉宽适合当前工作环境中存储IP，可完成IP的正确读写操作，0为本路预校准脉冲信号第i位的的脉宽不适合当前工作环境中存储IP，不能完成IP的正确读写操作，n位读数据与脉冲配置表中n种有效组合进行比较，若与第i种n位数据组合完全相同，读回数据对比单元401将第i路预校准脉冲信号对应的序号传送给脉冲配置单元402，i＝1，2，3，，，n。
[0034] 图7为一个伪单元行框图，一个伪单元行51由两部分单元组构成：n个预置单元510和m个单元，n个预置单元510分别与n个伪单元列相接，其内部存储值被预置为1，这样保证正确读取时的读回数据应为1，由图6编码所知，根据读回数据0/1的编码，产生正常读配置信号；m个单元，单元与存储阵列单元一样，位线不与存储阵列中位线对相连，仅用于模拟存储阵列字线负载。版图位置上，预置单元比存储阵列中任意单元的读取时序路径要差。
[0035] 图8为n个伪单元列及带预置功能灵敏放大SA结构示意图，在结构60中，包括了n个伪单元列(每列由单元520相连而成，单元高度与存储阵列中列高一致)、n个灵敏放大器SA 620以及预置电路630构成，每一列与图7中伪单元行51中的一个预置单元510相连，伪单元列用于模拟存储阵列中位线对的负载；灵敏放大器SA 620用于将所连接的列伪单元列位线对电压差放大输出，形成n位读数据，每一个SA由一个预校准脉冲宽度信号控制数据读取；
预置电路630用于上电时SA输出数据的置位，器件上电时，将SA输出的n位读数据置为0，这样可以区分伪单元列上数据是否被正确读取，即图7中预置单元510中存储的数值1是否被放大读出，如果预校准脉冲宽度小于读取所需脉冲宽度，则SA输出数据维持0，反之为1，根据n位读数据中0/1数值排布，可确定适合本工作环境下存储器IP的最优化的工作脉宽。
[0036] 行译码电路12接收脉冲宽度选择单元213发送的正常工作脉冲脉宽后，产生仅一路有效的行选通信号，即字线开启信号，使存储阵列10中仅有一行存储单元被选中，选中的行存储单元门控管开启，在读操作过程，存储单元所存储的互补逻辑会对所连接的位线对进行放电，使位线对产生灵敏放大及读写电路SA&WR11中SA可识别的电压差；列译码&MUX&预充电路14接收脉冲宽度选择单元213发送的正常工作脉冲脉宽后，根据MUX结构产生多路有效的列选通信号，使存储阵列中选中的列位线对电压差能传递给灵敏放大器SA；灵敏放大及读写电路SA&WR11接收脉冲宽度选择单元213发送的正常工作脉冲脉宽后，产生SA的开启脉冲，在有效的SA工作时间内，将传递过来的位线对电压差进行放大处理，并通过读写电路WR将放大后的有效数据进行输出。
[0037] 1个伪单元行25，包括n个预置单元510、m个存储单元520；n个预置单元510与n个伪单元列26相连接，而m个存储单元520不与存储阵列10相连。n个预置单元510接收上电读配置产生单元403发送的上电读选通信号后开启，每个预置单元为内部存储值预置为1存储单元，预置单元对所连接的列位线对进行放电，生成n个存在电压差的位线对信号，并送至n个位单元列26，每一个位线对与26中的一个伪单元列相连。
[0038] n个伪单元列26包含n列伪单元，每个伪单元列均与存储阵列10中的每列存储单元520个数相同，且电路及物理结构一致，第i个伪单元列与第i个预置单元510的位线对相连，并将位线对电压差分别传送至灵敏放大SA模块27中第i个灵敏放大器SA620。
[0039] 本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。
