SRAM 存储单元阵列、SRAM 存储器及其控制方法

摘要

本发明提供一种SRAM存储单元阵列、SRAM存储器及其控制方法。该SRAM存储单元阵列包括：多个沿行方向排列的字线对，该字线对包括写字线和读字线；沿列方向排列的位线对，该位线对包括第一位线和第二位线；位于字线对和位线对之间的多个存储单元，每个存储单元分别连接至对应的字线对和位线对，存储单元包括第一读出端和第二读出端；第一读晶体管和第二读晶体管；以及第一读位线和第二读位线，该第一读位线和该第二读位线分别通过该第一读晶体管和该第二读晶体管连接至多个存储单元的第一读出端和第二读出端。根据本发明的SRAM存储单元阵列，减小了尺寸，提高了稳定性。同时不需要额外的参考电路，方便读操作。

权利要求

1.一种SRAM存储单元阵列，其特征在于，所述SRAM存储单元阵列包括：

多个沿行方向排列的字线对，所述字线对包括写字线和读字线；

沿列方向排列的位线对，所述位线对包括第一位线和第二位线；

位于所述字线对和位线对之间的多个存储单元，每个所述存储单元分别连接至对应的所述字线对和所述位线对，所述存储单元包括第一读出端和第二读出端；

第一读晶体管和第二读晶体管；以及

第一读位线和第二读位线，所述第一读位线通过所述第一读晶体管连接至多个所述存储单元的所述第一读出端，和所述第二读位线通过所述第二读晶体管连接至多个所述存储单元的所述第二读出端。

2.如权利要求1所述的SRAM存储单元阵列，其特征在于，所述SRAM存储单元阵列还包括第一互连线和第二互连线，其中，所述第一读出端连接至所述第一互连线，以通过所述第一互连线连接至所述第一读晶体管；且所述第二读出端连接至所述第二互连线，以通过所述第二互连线连接至所述第二读晶体管。

3.如权利要求1所述的SRAM存储单元阵列，其特征在于，所述第一读晶体管的栅极和所述第二读晶体管的栅极分别连接至所述存储单元的所述第一读出端和所述第二读出端；所述第一读晶体管的漏极和所述第二读晶体管的漏极分别连接至所述第一读位线和所述第二读位线；所述第一读晶体管的源极和所述第二读晶体管的源极接地。

4.如权利要求1所述的SRAM存储单元阵列，其特征在于，所述第一读晶体管、所述第二读晶体管为NMOS晶体管。

5.如权利要求1所述的SRAM存储单元阵列，其特征在于，所述存储单元包括：

第一反相器和第二反相器，所述第一反相器和所述第二反相器连接在第一节点与第二节点之间，其中所述第一反相器的输入端与所述第二反相器的输出端连接至所述第一节点，所述第一反相器的输出端与所述第二反相器的输入端连接至所述第二节点；

第一写传输晶体管和第二写传输晶体管，所述第一写传输晶体管的源极和所述第二写传输晶体管的源极分别与所述第一节点和所述第二节点连接，所述第一写传输晶体管的漏极和所述第二写传输晶体管的漏极分别与所述第一位线和所述第二位线连接，所述第一写传输晶体管的栅极和所述第二写传输晶体管的栅极分别与对应的写字线连接；以及第一读传输晶体管和第二读传输晶体管，所述第一读传输晶体管的源极和所述第二读传输晶体管的源极分别与所述第一节点和所述第二节点连接，所述第一读传输晶体管的漏极和所述第二读传输晶体管的漏极分别与所述第一读晶体管和所述第二读晶体管连接，所述第一读传输晶体管的栅极和所述第二读传输晶体管的栅极分别与对应的读字线连接。

6.如权利要求5所述的SRAM存储单元阵列，其特征在于，所述第一反相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，所述第二反相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管，其中所述第一上拉PMOS晶体管的源极和所述第二上拉PMOS晶体管的源极与供电电压连接，且所述第一下拉NMOS晶体管的源极和所述第二下拉NMOS晶体管的源极接地；所述第一上拉PMOS晶体管的漏极和所述第一下拉NMOS晶体管的漏极连接至所述第一节点，所述第二上拉PMOS晶体管的漏极和所述第二下拉NMOS晶体管的漏极连接至所述第二节点；所述第一上拉PMOS晶体管的栅极和所述第一下拉NMOS晶体管的栅极连接至所述第二节点，且所述第二上拉PMOS晶体管的栅极和所述第二下拉NMOS晶体管的栅极连接至所述第一节点。

7.如权利要求5所述的SRAM存储单元阵列，其特征在于，所述第一写传输晶体管、所述第二写传输晶体管、所述第一读传输晶体管和所述第二读传输晶体管为NMOS晶体管。

8.一种SRAM存储器，其特征在于，所述SRAM存储器包括如权利要求1-7中任一项所述的SRAM存储单元阵列。

9.一种基于权利要求8所述的SRAM存储器的控制方法，其特征在于，所述控制方法包括：对多个所述存储单元中的选定者进行写操作时，将与所述选定者对应的写字线设置为高电位，外围电路传递到所述位线对上的信息作为输入；以及对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为高电位，并将所述第一读位线和所述第二读位线设置为高电位，以通过所述第一读位线和所述第二读位线读取所述选定者中的信息。

10.如权利要求9所述的控制方法，其特征在于，所述控制方法还包括：

将与所述多个所述存储单元中的第一选定者对应的所述写字线设置为高电位，并同时将与所述多个存储单元中的第二选定者对应的所述读字线设置为高电位，以便同时对所述第一选定者进行写操作和对所述第二选定者进行读操作。

说明书

SRAM 存储单元阵列、SRAM 存储器及其控制方法

技术领域

[0001] 本发明涉及集成电路技术领域，尤其涉及一种SRAM存储单元阵列、具有该SRAM存储单元阵列的SRAM存储器及该SRAM存储器的控制方法。

背景技术

[0002] 随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。SRAM（Static Random Access Memory，静态随机存取存储器）以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。

[0003] SRAM整体结构可以划分为存储单元阵列和外围电路两部分。在SRAM中，存储单元是最基本、最重要的组成部分。阵列内包含的存储单元的数量和存储单元的稳定性是影响SRAM性能的两个重要因素。存储单元的数量越多，存储能力越高，SRAM芯片的尺寸越大。

[0004] 但是SRAM芯片的尺寸增大与消费者对于便携的要求相违背。目前SRAM的主流单元为6T，如图1所示。该6TSRAM单元100包括两个相同且交叉耦合的反相器110、120。位线（BL）对130、140通过两个传输晶体管（PG）150、160连接至存储节点Q1、Q2。在6T SRAM中，数据存储节点Q1、Q2通过传输晶体管150和160直接连接到位线对上。在读的过程中，由于传输晶体管与下拉晶体管之间的分压作用会使存储节点的数据受到干扰，此外，存储节点的数据也很容易受到外部噪声的影响从而可能导致逻辑错误，影响存储单元的稳定性。

[0005] 现有的8T SRAM存储单元200（如图2所示）包括两个相同且交叉耦合的反相器210、220。位线（BL）对230、240通过两个传输晶体管（PG）250、260连接至存储节点Q3、读位线（RBL）270通过读传输晶体管（RPG）280和读晶体管（RPD）290连接至存储节点Q4。8T结构的SRAM存储单元200尽管提高了稳定性，但晶体管的数量增加，存储单元阵列的尺寸也相应增加，不利于集成电路集成度的提高和芯片尺寸的小型化。

[0006] 因此，有必要提出一种SRAM存储单元阵列、具有该SRAM存储单元阵列的SRAM存储器及该SRAM存储器的控制方法，以解决现有技术中存在的问题。

发明内容

[0007] 根据本发明的一个方面，提供一种SRAM存储单元阵列。该SRAM存储单元阵列包括多个沿行方向排列的字线对，所述字线对包括写字线和读字线；沿列方向排列的位线对，所述位线对包括第一位线和第二位线；位于所述字线对和位线对之间的多个存储单元，每个所述存储单元分别连接至对应的所述字线对和所述位线对，所述存储单元包括第一读出端和第二读出端；第一读晶体管和第二读晶体管；以及第一读位线和第二读位线，所述第一读位线和所述第二读位线分别通过所述第一读晶体管和所述第二读晶体管连接至多个所述存储单元的所述第一读出端和第二读出端。

[0008] 优选地，所述SRAM存储单元阵列还包括第一互连线和第二互连线，其中，所述第一读出端连接至所述第一互连线，以通过所述第一互连线连接至所述第一读晶体管；且所述第二读出端连接至所述第二互连线，以通过所述第二互连线连接至所述第二读晶体管。

[0009] 优选地，所述第一读晶体管和所述第二读晶体管的栅极分别连接至所述存储单元的所述第一读出端和所述第二读出端；所述第一读晶体管和所述第二读晶体管的漏极分别连接至所述第一读位线和所述第二读位线；所述第一读晶体管和所述第二读晶体管的源极接地。

[0010] 优选地，所述第一读晶体管、所述第二读晶体管为NMOS晶体管。

[0011] 优选地，所述存储单元包括：第一反相器和第二反相器，所述第一反相器和所述第二反相器连接在第一节点与第二节点之间，其中所述第一反相器的输入端与所述第二反相器的输出端连接至所述第一节点，所述第一反相器的输出端与所述第二反相器的输入端连接至所述第二节点；第一写传输晶体管和第二写传输晶体管，所述第一写传输晶体管和所述第二写传输晶体管的源极分别与所述第一节点和所述第二节点连接，漏极分别与所述第一位线和所述第二位线连接，栅极分别与对应的写字线连接；以及第一读传输晶体管和第二读传输晶体管，所述第一读传输晶体管和所述第二读传输晶体管的源极分别与所述第一节点和所述第二节点连接，漏极分别与所述第一读晶体管和所述第二读晶体管连接，栅极分别与对应的读字线连接

[0012] 优选地，所述第一反相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，所述第二反相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管，其中所述第一上拉PMOS晶体管和所述第二上拉PMOS晶体管的源极与供电电压连接，且所述第一下拉NMOS晶体管和所述第二下拉NMOS晶体管的源极接地；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的漏极连接至所述第一节点，所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的漏极连接至所述第二节点；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的栅极连接至所述第二节点，且所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的栅极连接至所述第一节点。

[0013] 优选地，所述第一写传输晶体管、所述第二写传输晶体管、所述第一读传输晶体管和所述第二读传输晶体管为NMOS晶体管。

[0014] 根据本发明的另一个方面，还提供一种SRAM存储器。该SRAM存储器包括上述任一种SRAM存储单元阵列。

[0015] 根据本发明的又一个方面，还提供一种基于上述的SRAM存储器的控制方法。该控制方法包括：对多个所述存储单元中的选定者进行写操作时，将与所述选定者对应的写字线设置为高电位，外围电路传递到所述位线对上的信息作为输入；以及对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为高电位，并将所述第一读位线和所述第二读位线设置为高电位，以通过所述第一读位线和所述第二读位线读取所述选定者中的信息。

[0016] 优选地，所述控制方法还包括：将与所述多个所述存储单元中的第一选定者对应的所述写字线设置为高电位，并同时将与所述多个存储单元中的第二选定者对应的所述读字线设置为高电位，以便同时对所述第一选定者进行写操作和对所述第二选定者进行读操作。

[0017] 根据本发明的SRAM存储单元阵列，用两个读晶体管作用于位于一列的多个存储单元，减少了SRAM存储单元阵列中晶体管的数量，从而减小了SRAM存储单元阵列的尺寸，进而缩小SRAM芯片的尺寸。SRAM存储单元阵列中，写操作和读操作路径分开，可以同时得到较高的β比和γ比，而且能够提高静态噪声容限，提高存储单元的稳定性。同时，可以直接比较第一读位线和第二读位线上的信号，而不需要额外的参考电路，使得读操作更方便。

[0018] 在发明内容中引入了一系列简化形式的概念，这将在具体实施方式部 分中进一步详细说明。本发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

[0019] 以下结合附图，详细说明本发明的优点和特征。

附图说明

[0020] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施方式及其描述，用来解释本发明的原理。在附图中，

[0021] 图1为现有的6T SRAM存储单元的示意图；

[0022] 图2为现有的8T SRAM存储单元的示意图；

[0023] 图3为根据本发明的一个实施例的SRAM存储单元阵列的示意图；以及

[0024] 图4为图3所示的SRAM存储单元阵列中的SRAM存储单元的示意图。

具体实施方式

[0025] 接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

[0026] 应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其他元件或层时，其可以直接地在其他元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时，则不存在居间的元件或层。在附图中，为了清楚起见，层和区的尺寸以及相对尺寸可能被夸大。并且使用相同的附图标记表示相同的元件。

[0027] 根据本发明的一个方面，提供一种SRAM存储单元阵列。如图3所示，SRAM存储单元阵列300包括：多个沿行方向排列的字线对、沿列方向排列的位线对、多个存储单元310。这里仅对包含一列存储单元310的阵列进行描述。每个SRAM存储器中可以包含多列这样的存储单元阵列300。多个这样的存储单元阵列300可以沿着行方向排列或以其他方式排列。

[0028] 如图3所示，字线对包括写字线（WWL）330和读字线（RWL）340，写字线330用于控制写操作，读字线340用于控制读操作。位线对包括第 一位线（BL）350和第二位线（BLB）360，该位线对用于进行写操作。每个存储单元310分别连接在每个字线对和位线对之间。如图3所示，存储单元310连接在写字线330和读字线340与第一位线350和第二位线360之间。每个存储单元310都包括第一读出端和第二读出端。每个存储单元310还包括写入端，写入端连接至第一位线350和第二位线360，以使位线对能够对存储单元310进行写操作。在根据本发明的一个实施例中，写字线330中的一条可以设置为高电位，其他写字线330可以设置为低电位。此时，可以对与该高电位的写字线330对应的存储单元310进行写操作。第一位线350和第二位线360可以接收外围电路（未示出）传递的电压作为输入，从而将信息写入该存储单元310中。

[0029] 该SRAM存储单元阵列300还包括第一读晶体管390A和第二读晶体管390B以及第一读位线（RBL）370和第二读位线（RBLB）380。第一读位线370和第二读位线380分别通过第一读晶体管390A和第二读晶体管390B连接至多个存储单元310的第一读出端和第二读出端，以能够对存储单元310进行读操作。该多个存储单元310位于同一列。在根据本发明的一个实施例中，读字线340中的一条可以设置为高电位，其他读字线340可以设置为低电位。此时，可以对与高电位的读字线340对应的存储单元310进行读操作。在进行读操作时，可以首先将第一读位线370和第二读位线380设置为高电位，第一读位线370和第二读位线380的电位可能会受到被选定进行读操作的存储单元310的存储节点的信息的影响，然后比较此时第一读位线370和第二读位线380的电位，可以反映出存储单元310的相应的存储节点的信息。作为示例，在比较第一读位线370和第二读位线380的电位之前可以通过例如读出放大器（sense amplifier）进行放大。

[0030] 为了方便多个存储单元310与第一读晶体管390A和第二读晶体管390B之间的连接，该SRAM存储单元阵列300还包括互连线（inter line，IL）。多个存储单元310的第一读出端和第二读出端连接至互连线，以通过互连线连接至第一读晶体管390A和第二读晶体管390B。因此，多个存储单元310可以通过互连线连接至读晶体管，可以方便整体布线。优选地，SRAM存储单元阵列300可以包括第一互连线（IL）320A和第二互连线（ILB）320B其中，第一读出端连接至第一互连线320A，以通过第一互连线320A连接至第一读晶体管390A。第二读出端连接至第二互连线320B，以通过第二互连线320B连接至第二读晶体管390B。

[0031] 优选地，第一读晶体管390A和第二读晶体管390B的栅极分别连接至 存储单元310的第一读出端和第二读出端；第一读晶体管390A和第二读晶体管390B的漏极分别连接至第一读位线370和第二读位线380；第一读晶体管390A和第二读晶体管390B的源极接地。在此种连接方式中，在进行读操作时，与存储单元310的第一读出端和第二读出端连接的是晶体管的栅极，因此读位线上的电压波动和外部噪声不会对存储单元310产生影响，因而增加了读噪声容限，提高了存储单元的稳定性。在存储单元310的第一读出端和第二读出端分别通过第一互连线320A和第二互连线320B连接至第一读晶体管390A和第二读晶体管390B的优选实施例中，第一读晶体管390A和第二读晶体管390B的栅极可以分别通过连接至第一互连线320A和第二互连线320B而连接至存储单元310的第一读出端和第二读出端。

[0032] 优选地，根据本发明的一个实施例，第一读晶体管390A、第二读晶体管390B为NMOS晶体管。NMOS晶体管主要的载流子是电子，迁移率高，电流相对较大，方便进行读操作。当然，本发明无意对第一读晶体管390A和第二读晶体管390B的类型进行限定。在本发明未示出的其他实施例中，第一读晶体管390A和第二读晶体管390B还可以为其他类型的晶体管，例如PMOS晶体管。

[0033] 存储单元310可以由反向单元构成，用于将存储节点的电位反向。优选地，存储单元310包括：第一反相器311、第二反相器312、第一写传输晶体管313、第二写传输晶体管314、第一读传输晶体管315以及第二读传输晶体管316。下面将结合图3-图4详细介绍存储单元310。

[0034] 如图3所示，第一反相器311和第二反相器312连接在第一节点Q5与第二节点Q6之间，其中第一反相器311的输入端与第二反相器312的输出端连接至第一节点Q5，第一反相器311的输出端与第二反相器312的输入端连接至第二节点Q6。该存储单元310的第一反相器311和第二反相器312形成锁存电路，用以锁存存储节点Q5和Q6的数据。

[0035] 第一反相器311和第二反相器312可以为CMOS单元。例如，在根据本发明的一个实施例中，如图4所示，第一反相器311包括第一上拉PMOS晶体管（PU）311A和第一下拉NMOS晶体管（PD）311B，第二反相器312包括第二上拉PMOS晶体管（PU）312A和第二下拉NMOS晶体管（PD）312B，其中第一上拉PMOS晶体管311A和第二上拉PMOS晶体管312A的源极与供电电压连接，且第一下拉NMOS晶体管311B和第二下拉NMOS晶体管312B的源极接地；第一上拉PMOS晶体管311A和第一下拉NMOS 晶体管311B的漏极连接至第一节点Q5，第二上拉PMOS晶体管312A和第二下拉NMOS晶体管312B的漏极连接至第二节点Q6；第一上拉PMOS晶体管311A和第一下拉NMOS晶体管311B的栅极连接至第二节点Q6，且第二上拉PMOS晶体管312A和第二下拉NMOS晶体312管B的栅极连接至第一节点Q5。

[0036] 第一写传输晶体管313和第二写传输晶体管314的源极分别与第一节点Q5和第二节点Q6连接，漏极分别与第一位线350和第二位线360连接，栅极分别与对应的写字线330连接。第一读传输晶体管315和第二读传输晶体管316的源极分别与第一节点Q5和第二节点Q6连接，漏极分别与第一读晶体管390A和第二读晶体管390B连接，栅极分别与对应的读字线340连接。应当理解，这里所述的连接可以包括直接连接，也可以包括间接连接。在根据本发明的一个优选实施例中，第一读传输晶体管315和第二读传输晶体管316的漏极分别连接至互连线320A和320B，以通过互连线320A和320B连接至第一读晶体管390A和第二读晶体管
390B。

[0037] 优选地，第一写传输晶体管313、第二写传输晶体管314、第一读传输晶体管315和第二读传输晶体管316为NMOS晶体管。同样的，如上文所述的，NMOS晶体管主要的载流子是电子，迁移率高，电流相对较大，方便进行信号传输。当然，本发明无意对第一写传输晶体管313和第二写传输晶体管314、第一读传输晶体管315和第二读传输晶体管的类型进行限定。
在本发明未示出的其他实施例中，他们还可以为其他类型的晶体管，例如PMOS晶体管。

[0038] 根据本发明的另一方面，还提供一种SRAM存储器。该SRAM存储器包括如上所述的任一种SRAM存储单元阵列。在该SRAM存储器中可以包含多个这种SRAM存储单元阵列，多个这种SRAM存储单元阵列沿着行方向排列。根据本发明的SRAM的存储单元尺寸小，稳定性好，且可以直接比较第一读位线370和第二读位线380的信号，不需要额外的参考电路。

[0039] 根据本发明的又一方面，还提供一种基于上述SRAM存储器的控制方法。该控制方法包括：

[0040] 对多个存储单元310中的选定者进行写操作时，将与选定的存储单元310对应的写字线330设置为高电位，外围电路传递到位线对（包括第一位线350和第二位线360）上的信息作为输入。

[0041] 对多个存储单元310中的选定者进行读操作时，将与选定的存储单元 310对应的读字线340设置为高电位，并将第一读位线370和第二读位线380设置为高电位，以通过第一读位线370和第二读位线380读取选定的存储单元310中的信息。例如，可以首先将第一读位线370和第二读位线380设置为高电位，第一读位线370和第二读位线380的电位可能会受到被选定进行读操作的存储单元310的存储节点的信息的影响，然后比较此时第一读位线370和第二读位线380的电位，可以反映出存储单元310的相应的存储节点的信息。

[0042] 基于上述的SRAM存储器，优选地，该控制方法还可以对多个存储单元310同时进行读写操作。具体为，将与多个存储单元310中的第一选定者对应的写字线330设置为高电位，通过第一位线350和第二位线360对该第一选定者进行写操作。同时将与多个存储单元310中的第二选定者对应的读字线340设置为高电位，通过第一读位线370和第二读位线380对该第二选定者进行读操作。通过该控制方法可以同时对第一选定者进行写操作和对第二选定者进行读操作，提高存取速度。

[0043] 根据本发明的SRAM存储单元阵列300，用两个读晶体管390A、390B作用于位于一列的多个存储单元310，减少了SRAM存储单元阵列中晶体管的数量，从而减小了SRAM存储单元阵列的尺寸，进而缩小SRAM芯片的尺寸。SRAM存储单元阵列300中，写操作和读操作路径分开，可以同时得到较高的β比和γ比，而且能够提高静态噪声容限，提高存储单元的稳定性。同时，可以直接比较第一读位线370和第二读位线380上的信号，而不需要额外的参考电路，使得读操作更方便。

[0044] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。