本发明公开了一种运算放大器，包括两级放大电路和偏置电路，第一级的折叠式共源共栅放大电路能为电路提供90dB以上的高增益，第二级的推挽输出电路具有良好的驱动能力，放大电路的偏置电压由采用了带隙基准电路的偏置电路提供，能使电路的偏置电压非常稳定，高增益和偏置稳定的特性能使本发明电路应用于高精度的闭环反馈系统中。
1.一种运算放大器，其特征在于，包括两级放大电路和偏置电路；
所述两级放大电路的第一级为折叠式共源共栅放大电路，第二级为推挽输出电路；
所述折叠式共源共栅放大电路包括差分输入电路和共栅放大电路；
所述差分输入电路包括第一PMOS管和第二PMOS管组成的差分对管，所述第一PMOS管和所述第二PMOS管的源极连接在一起，所述第一PMOS管和所述第二PMOS管的栅极为差分电压输入信号的输入端，所述第一PMOS管和所述第二PMOS管的漏极分别输出两路差分电流信号；
所述共栅放大电路包括第一NMOS管和第二NMOS管，由所述第一PMOS管和所述第一NMOS管组成第一折叠式共源共栅结构支路，由所述第二PMOS管和所述第二NMOS管组成第二折叠式共源共栅结构支路；所述第一NMOS管的源极和所述第一PMOS管的漏极相连接，所述第二NMOS管的源极和所述第二PMOS管的漏极相连接，所述第一NMOS管和所述第二NMOS管的栅极都连接到第一偏置电压，所述第一NMOS管的源极接收由所述第一PMOS管的漏极输出的所述差分电流信号，所述第二NMOS管的源极接收由所述第二PMOS管的漏极输出的所述差分电流信号；
所述第一NMOS管的漏极连接第三PMOS管的漏极，所述第三PMOS管的源极连接第四PMOS管的漏极，所述第四PMOS管的源极连接正电源；
第五PMOS管的源极连接第六PMOS管的漏极，所述第六PMOS管的源极连接正电源；所述第三PMOS管和所述第五PMOS管的栅极都连接第二偏置电压，所述第四PMOS管和所述第六PMOS管的栅极都连接所述第一NMOS管的漏极；所述第二NMOS管的漏极和所述第五PMOS管的漏极作为两个输出端连接到所述推挽输出电路；
所述推挽输出电路包括：第七PMOS管、第八PMOS管、第三NMOS管和第四NMOS管，所述第三NMOS管的源极、所述第七PMOS管的漏极和所述第四NMOS管的栅极都连接所述第二NMOS管的漏极，所述第三NMOS管的漏极、所述第七PMOS管的源极和所述第八PMOS管的栅极都连接所述第五PMOS管的漏极；所述第四NMOS管的源极接地或负电源，所述第八PMOS管的源极接正电源，所述第四NMOS管和所述第八PMOS管的漏极连接在一起并作为输出端输出放大的电压输出信号；所述第三NMOS管的栅极连接第三偏置电压，所述第七PMOS管的栅极连接第四偏置电压；
所述偏置电路用于为所述两级放大电路提供偏置电压，偏置电压包括所述第一偏置电压、所述第二偏置电压、所述第三偏置电压和所述第四偏置电压；
所述差分输入电路的所述第一PMOS管和所述第二PMOS管的源极都连接第九PMOS管的漏极，所述第九PMOS管的源极接正电源，所述第九PMOS管的栅极接第五偏置电压；
所述第一PMOS管的漏极连接第五NMOS管的漏极，所述第二PMOS管的漏极连接第六NMOS管的漏极，所述第五NMOS管和所述第六NMOS管的源极都连接地或负电源，所述第五NMOS管和所述第六NMOS管的栅极都连接第六偏置电压；
所述第五偏置电压和所述第六偏置电压都由所述偏置电路提供；
所述推挽输出电路还包括第一电阻、第二电阻、第一电容和第二电容；所述第一电阻和所述第一电容串联在所述第八PMOS管的栅极和漏极之间，所述第二电阻和所述第二电容串联在所述第四NMOS管的栅极和漏极之间。
2.如权利要求1所述运算放大器，其特征在于：所述偏置电路包括自启动电路、带隙基准电路和多个电流镜像电路；
所述带隙基准电路包括：第七NMOS管、第八NMOS管、第十PMOS管、第十一PMOS管、第一PNP晶体管、第二PNP晶体管和第三电阻；
所述第十PMOS管和所述第十一PMOS管的源极都连接正电源，所述第十PMOS管和所述第十一PMOS管的栅极连接在一起并输出第二偏置电压；
所述第七NMOS管的栅极和漏极、所述第八NMOS管的栅极和所述第十PMOS管的漏极连接在一起，所述第八NMOS管的漏极和所述第十一PMOS管的漏极连接在一起；
所述第一PNP晶体管的发射极连接所述第七NMOS管的源极，所述第二PNP晶体管的发射极通过所述第三电阻连接所述第八NMOS管的源极，所述第一PNP晶体管的基极和集电极、所述第二PNP晶体管的基极和集电极都接地或负电源；
所述第十PMOS管、所述第七NMOS管和所述第一PNP晶体管组成的第一偏置电流路径和所述第十一PMOS管、所述第八NMOS管和所述第二PNP晶体管组成的第二偏置电流路径中的偏置电流大小相等，所述第二PNP晶体管的发射极面积大于所述第一PNP晶体管的发射极面积使得所述第二PNP晶体管的第二基射电压大于所述第一PNP晶体管的第一基射电压，所述偏置电流的大小为所述第二基射电压和所述第一基射电压的差和所述第三电阻的电阻比值。
3.如权利要求2所述运算放大器，其特征在于：所述电流镜像电路包括：
由第十二PMOS管和连接成二极管形式的第九NMOS管组成的第一电流镜像路径，由第十三PMOS管和连接成二极管形式的第十NMOS管组成的第二电流镜像路径，由第十一NMOS管和连接成二极管形式的第十四PMOS管组成的第三电流镜像路径，由第十二NMOS管、连接成二极管形式的第十五PMOS管和连接成二极管形式的第十六PMOS管组成的第四电流镜像路径，由第十七PMOS管、连接成二极管形式的第十三NMOS管和连接成二极管形式的第十四NMOS管组成的第五电流镜像路径，所述第十二PMOS管、所述第十三PMOS管、所述第十四PMOS管、所述第十五PMOS管和所述第十七PMOS管的源极都连接正电源；
所述第十二PMOS管、所述第十三PMOS管和所述第十七PMOS管的栅极都连接所述第十PMOS管的栅极，使所述第一电流镜像路径、所述第二电流镜像路径和所述第五电流镜像路径的电流都为所述偏置电流的镜像电流；
所述第九NMOS管的漏极和栅极都连接所述第十二PMOS管的漏极并输出所述第一偏置电压，所述第九NMOS管的源极接地或负电源；
所述第十NMOS管的漏极和栅极都连接所述第十三PMOS管的漏极并输出所述第六偏置电压，所述第十NMOS管的源极接地或负电源；
所述第十一NMOS管和所述第十二NMOS管的源极都接地或负电源，所述第十一NMOS管和所述第十二NMOS管的栅极都连接所述第十NMOS管的栅极并分别产生所述第三电流镜像路径和所述第四电流镜像路径的电流；
所述第十四PMOS管的源极连接正电源，所述第十四PMOS管的漏极和栅极连接在一起并输出所述第五偏置电压；
所述第十五PMOS管的源极接正电源，所述第十五PMOS管的栅极和漏极都连接所述第十六PMOS管的源极，所述第十六PMOS管的栅极和漏极都连接所述第十二NMOS管的漏极并输出所述第四偏置电压；
所述第十四NMOS管的源极接地或负电源，所述第十四NMOS管的栅极和漏极都连接所述第十三NMOS管的源极，所述第十三NMOS管的栅极和漏极都连接所述第十七PMOS管的漏极并输出所述第三偏置电压。
4.如权利要求2所述运算放大器，其特征在于：所述自启动电路包括：
由第十五NMOS管和第十八PMOS管组成的反相器，所述第十五NMOS管的源极接地或负电源，所述第十八PMOS管的源极接正电源，所述第十五NMOS管和所述第十八PMOS管的栅极都接休眠信号，所述休眠信号为外加的低电平信号，所述第十五NMOS管和所述第十八PMOS管的漏极连接在一起并输出所述休眠信号的反相信号；
第十六NMOS管和第十九PMOS管，所述第十六NMOS管和所述第十九PMOS管的栅极都连接所述第十五NMOS管的漏极，所述第十六NMOS管和所述第十九PMOS管的漏极连接在一起，所述第十六NMOS管的源极接地或负电源，所述第十九PMOS管的源极接正电源；
第十七NMOS管、第二十PMOS管和第二十一PMOS管、第二十二PMOS管和第二十三PMOS管，所述第十七NMOS管的源极接地或负电源，所述第十七NMOS管的栅极、所述第二十三PMOS管的栅极以及所述第十五NMOS管的漏极连接在一起，所述第十七NMOS管的漏极、所述第二十一PMOS管的栅极和所述第二十二PMOS管的漏极连接在一起；
所述第二十一PMOS管的漏极连接所述第七NMOS管的漏极，所述第二十PMOS管的漏极和栅极都连接所述第二十一PMOS管的源极，所述第二十PMOS管的源极接正电源；
所述第二十二PMOS管和所述第二十三PMOS管的源极都接正电源，所述第二十二PMOS管的栅极和所述第二十三PMOS管的漏极都连接所述第十PMOS管的栅极。
运算放大器
技术领域
[0001] 本发明涉及一种半导体集成电路，特别是涉及一种运算放大器。
背景技术
[0002] 运算放大器是模拟电路中用途最广的部件之一，一般用于闭环反馈系统中。运放的开环增益越高，闭环系统的精确度就越高，高精度的闭环系统常常要求运放具备90dB以上的高增益。在深亚微米工艺中，单级运放的增益很难超过70dB，而且传统的偏置电路对电源电压以及工艺、温度的变化十分敏感，导致运放很难保持稳定的性能。
发明内容
[0003] 本发明所要解决的技术问题是提供一种运算放大器，具有高增益以及稳定的偏置电路，能用于高精度的闭环反馈系统。
[0004] 为解决上述技术问题，本发明提供的运算放大器包括两级放大电路和偏置电路。
[0005] 所述两级放大电路的第一级为折叠式共源共栅放大电路，第二级为推挽输出电路。
[0006] 所述折叠式共源共栅放大电路包括差分输入电路和共栅放大电路。
[0007] 所述差分输入电路包括第一PMOS管和第二PMOS管组成的差分对管，所述第一PMOS管和所述第二PMOS管的源极连接在一起，所述第一PMOS管和所述第二PMOS管的栅极为差分电压输入信号的输入端，所述第一PMOS管和所述第二PMOS管的漏极分别输出两路差分电流信号。
[0008] 所述共栅放大电路包括第一NMOS管和第二NMOS管，由所述第一PMOS管和所述第一NMOS管组成第一折叠式共源共栅结构支路，由所述第二PMOS管和所述第二NMOS管组成第二折叠式共源共栅结构支路；所述第一NMOS管的源极和所述第一PMOS管的漏极相连接，所述第二NMOS管的源极和所述第二PMOS管的漏极相连接，所述第一NMOS管和所述第二NMOS管的栅极都连接到偏置电压一，所述第一NMOS管的源极接收由所述第一PMOS管的漏极输出的所述差分电流信号，所述第二NMOS管的源极接收由所述第二PMOS管的漏极输出的所述差分电流信号。
[0009] 所述第一NMOS管的漏极连接第三PMOS管的漏极，所述第三PMOS管的源极连接第四PMOS管的漏极，所述第四PMOS管的源极连接正电源。
[0010] 第五PMOS管的源极连接第六PMOS管的漏极，所述第六PMOS管的源极连接正电源；所述第三PMOS管和所述第五PMOS管的栅极都连接第二偏置电压，所述第四PMOS管和所述第六PMOS管的栅极都连接所述第一NMOS管的漏极；所述第二NMOS管的漏极和所述第五PMOS管的漏极作为两个输出端连接到所述推挽输出电路。
[0011] 所述推挽输出电路包括：第七PMOS管、第八PMOS管、第三NMOS管和第四NMOS管，所述第三NMOS管的源极、所述第七PMOS管的漏极和所述第四NMOS管的栅极都连接所述第二NMOS管的漏极，所述第三NMOS管的漏极、所述第七PMOS管的源极和所述第八PMOS管的栅极都连接所述第五PMOS管的漏极；所述第四NMOS管的源极接地或负电源，所述第八PMOS管的源极接正电源，所述第四NMOS管和所述第八PMOS管的漏极连接在一起并作为输出端输出放大的电压输出信号；所述第三NMOS管的栅极连接第三偏置电压，所述第七PMOS管的栅极连接第四偏置电压。
[0012] 所述偏置电路用于为所述两级放大电路提供偏置电压，偏置电压包括所述第一偏置电压、所述第二偏置电压、所述第三偏置电压和所述第四偏置电压。
[0013] 进一步的改进是，所述差分输入电路的所述第一PMOS管和所述第二PMOS管的源极都连接第九PMOS管的漏极，所述第九PMOS管的源极接正电源，所述第九PMOS管的栅极接第五偏置电压。
[0014] 所述第一PMOS管的漏极连接第五NMOS管的漏极，所述第二PMOS管的漏极连接第六NMOS管的漏极，所述第五NMOS管和所述第六NMOS管的源极都连接地或负电源，所述第五NMOS管和所述第六NMOS管的栅极都连接第六偏置电压。
[0015] 所述第五偏置电压和所述第六偏置电压都由所述偏置电路提供。
[0016] 进一步的改进是，所述推挽输出电路还包括第一电阻、第二电阻、第一电容和第二电容；所述第一电阻和所述第一电容串联在所述第八PMOS管的栅极和漏极之间，所述第二电阻和所述第二电容串联在所述第四NMOS管的栅极和漏极之间。
[0017] 进一步的改进是，所述偏置电路包括自启动电路、带隙基准电路和多个电流镜像电路；
[0018] 所述自启动电路用于实现带隙基准电路的自启动。
[0019] 所述带隙基准电路包括：第七NMOS管、第八NMOS管、第十PMOS管、第十一PMOS管、第一PNP晶体管、第二PNP晶体管和第三电阻。
[0020] 所述第十PMOS管和所述第十一PMOS管的源极都连接正电源，所述第十PMOS管和所述第十一PMOS管的栅极连接在一起并输出第二偏置电压。
[0021] 所述第七NMOS管的栅极和漏极、所述第八NMOS管的栅极和所述第十PMOS管的漏极连接在一起，所述第八NMOS管的漏极和所述第十一PMOS管的漏极连接在一起。
[0022] 所述第一PNP晶体管的发射极连接所述第七NMOS管的源极，所述第二PNP晶体管的发射极通过所述第三电阻连接所述第八NMOS管的源极，所述第一PNP晶体管的基极和集电极、所述第二PNP晶体管的基极和集电极都接地或负电源。
[0023] 所述第十PMOS管、所述第七NMOS管和所述第一PNP晶体管组成的第一偏置电流路径和所述第十一PMOS管、所述第八NMOS管和所述第二PNP晶体管组成的第二偏置电流路径中的偏置电流大小相等，所述第二PNP晶体管的发射极面积大于所述第一PNP晶体管的发射极面积使得所述第二PNP晶体管的第二基射电压大于所述第一PNP晶体管的第一基射电压，所述偏置电流的大小为所述第二基射电压和所述第一基射电压的差和所述第三电阻的电阻比值。
[0024] 进一步的改进是，所述电流镜像电路包括：
[0025] 由第十二PMOS管和连接成二极管形式的第九NMOS管组成的第一电流镜像路径，由第十三PMOS管和连接成二极管形式的第十NMOS管组成的第二电流镜像路径，由第十一NMOS管和连接成二极管形式的第十四PMOS管组成的第三电流镜像路径，由第十二NMOS管、连接成二极管形式的第十五PMOS管和连接成二极管形式的第十六PMOS管组成的第四电流镜像路径，由第十七PMOS管、连接成二极管形式的第十三NMOS管和连接成二极管形式的第十四NMOS管组成的第五电流镜像路径。
[0026] 所述第十二PMOS管、所述第十三PMOS管、所述第十四PMOS管、所述第十五PMOS管和所述第十七PMOS管的源极都连接正电源。
[0027] 所述第十二PMOS管、所述第十三PMOS管和所述第十七PMOS管的栅极都连接所述第十PMOS管的栅极，使所述第一电流镜像路径、所述第二电流镜像路径和所述第五电流镜像路径的电流都为所述偏置电流的镜像电流。
[0028] 所述第九NMOS管的漏极和栅极都连接所述第十二PMOS管的漏极并输出所述第一偏置电压，所述第九NMOS管的源极接地或负电源。
[0029] 所述第十NMOS管的漏极和栅极都连接所述第十三PMOS管的漏极并输出所述第六偏置电压，所述第十NMOS管的源极接地或负电源。
[0030] 所述第十一NMOS管和所述第十二NMOS管的源极都接地或负电源，所述第十一NMOS管和所述第十二NMOS管的栅极都连接所述第十NMOS管的栅极并分别产生所述第三电流镜像路径和所述第四电流镜像路径的电流。
[0031] 所述第十四PMOS管的源极连接正电源，所述第十四PMOS管的漏极和栅极连接在一起并输出所述第五偏置电压。
[0032] 所述第十五PMOS管的源极接正电源，所述第十五PMOS管的栅极和漏极都连接所述第十六PMOS管的源极，所述第十六PMOS管的栅极和漏极都连接所述第十二NMOS管的漏极并输出所述第四偏置电压。
[0033] 所述第十四NMOS管的源极接地或负电源，所述第十四NMOS管的栅极和漏极都连接所述第十三NMOS管的源极，所述第十三NMOS管的栅极和漏极都连接所述第十七PMOS管的漏极并输出所述第三偏置电压。
[0034] 进一步的改进是，所述自启动电路包括：
[0035] 由第十五NMOS管和第十八PMOS管组成的反相器，所述第十五NMOS管的源极接地或负电源，所述第十八PMOS管的源极接正电源，所述第十五NMOS管和所述第十八PMOS管的栅极都接休眠信号，所述休眠信号为外加的低电平信号，所述第十五NMOS管和所述第十八PMOS管的漏极连接在一起并输出所述休眠信号的反相信号。
[0036] 第十六NMOS管和第十九PMOS管，所述第十六NMOS管和所述第十九PMOS管的栅极都连接所述第十五NMOS管的漏极，所述第十六NMOS管和所述第十九PMOS管的漏极连接在一起，所述第十六NMOS管的源极接地或负电源，所述第十九PMOS管的源极接正电源。
[0037] 第十七NMOS管、第二十PMOS管和第二十一PMOS管、第二十二PMOS管和第二十三PMOS管，所述第十七NMOS管的源极接地或负电源，所述第十七NMOS管的栅极、所述第二十三PMOS管的栅极以及所述第十五NMOS管的漏极连接在一起，所述第十七NMOS管的漏极、所述第二十一PMOS管的栅极和所述第二十二PMOS管的漏极连接在一起。
[0038] 所述第二十一PMOS管的漏极连接所述第七NMOS管的漏极，所述第二十PMOS管的漏极和栅极都连接所述第二十一PMOS管的源极，所述第二十PMOS管的源极接正电源。
[0039] 所述第二十二PMOS管和所述第二十三PMOS管的源极都接正电源，所述第二十二PMOS管的栅极和所述第二十三PMOS管的漏极都连接所述第十PMOS管的栅极。
[0040] 本发明采用两级放大电路的结构，第一级的折叠式共源共栅放大电路能为电路提供90dB以上的高增益，第二级的推挽输出电路具有良好的驱动能力，放大电路的偏置电压由采用了带隙基准电路的偏置电路提供，能使电路的偏置电压非常稳定，高增益和偏置稳定的特性能使本发明电路应用于高精度的闭环反馈系统中。
附图说明
[0041] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0042] 图1是本发明实施例的两级放大电路的电路图；
[0043] 图2是本发明实施例的偏置电路的电路图；
[0044] 图3是本发明实施例的整体电路的电路图；
[0045] 图4是本发明实施例的直流增益和频率响应仿真曲线。
具体实施方式
[0046] 如图3所示，是本发明实施例的整体电路的电路图；本发明实施例运算放大器包括两级放大电路和偏置电路；如图1所示，是本发明实施例的两级放大电路的电路图，是图3中的两级放大电路的放大图；如图2所示，是本发明实施例的偏置电路的电路图，是图3中的偏置电路的放大图。
[0047] 所述两级放大电路的第一级为折叠式共源共栅放大电路，第二级为推挽输出电路。
[0048] 所述折叠式共源共栅放大电路包括差分输入电路和共栅放大电路。所述折叠式共源共栅放大电路能够提供高增益。
[0049] 所述差分输入电路包括第一PMOS管M1和第二PMOS管M2组成的差分对管，所述第一PMOS管M1和所述第二PMOS管M2的源极连接在一起，所述第一PMOS管M1和所述第二PMOS管M2的栅极为差分电压输入信号vin和vip的输入端，所述第一PMOS管M1和所述第二PMOS管M2的漏极分别输出两路差分电流信号。
[0050] 所述差分输入电路的所述第一PMOS管M1和所述第二PMOS管M2的源极都连接第九PMOS管M3的漏极，所述第九PMOS管M3的源极接正电源AVDD，所述第九PMOS管M3的栅极接第五偏置电压Vb5。
[0051] 所述第一PMOS管M1的漏极连接第五NMOS管M4的漏极，所述第二PMOS管M2的漏极连接第六NMOS管M5的漏极，所述第五NMOS管M4和所述第六NMOS管M5的源极都连接地或负电源AVSS，所述第五NMOS管M4和所述第六NMOS管M5的栅极都连接第六偏置电压Vb6。
[0052] 所述共栅放大电路包括第一NMOS管M6和第二NMOS管M7，由所述第一PMOS管M1和所述第一NMOS管M6组成第一折叠式共源共栅结构支路，由所述第二PMOS管M2和所述第二NMOS管M7组成第二折叠式共源共栅结构支路；所述第一NMOS管M6的源极和所述第一PMOS管M1的漏极相连接，所述第二NMOS管M7的源极和所述第二PMOS管M2的漏极相连接，所述第一NMOS管M6和所述第二NMOS管M7的栅极都连接到偏置电压一Vb1，所述第一NMOS管M6的源极接收由所述第一PMOS管M1的漏极输出的所述差分电流信号，所述第二NMOS管M7的源极接收由所述第二PMOS管M2的漏极输出的所述差分电流信号。
[0053] 所述第一NMOS管M6的漏极连接第三PMOS管M8的漏极，所述第三PMOS管M8的源极连接第四PMOS管M10的漏极，所述第四PMOS管M10的源极连接正电源AVDD。
[0054] 第五PMOS管M9的源极连接第六PMOS管M11的漏极，所述第六PMOS管M11的源极连接正电源AVDD；所述第三PMOS管M8和所述第五PMOS管M9的栅极都连接第二偏置电压Vb2，所述第四PMOS管M10和所述第六PMOS管M11的栅极都连接所述第一NMOS管M6的漏极；所述第二NMOS管M7的漏极和所述第五PMOS管M9的漏极作为两个输出端连接到所述推挽输出电路。
[0055] 所述推挽输出电路包括：第七PMOS管M12、第八PMOS管M14、第三NMOS管M13和第四NMOS管M15，所述第三NMOS管M13的源极、所述第七PMOS管M12的漏极和所述第四NMOS管M15的栅极都连接所述第二NMOS管M7的漏极，所述第三NMOS管M13的漏极、所述第七PMOS管M12的源极和所述第八PMOS管M14的栅极都连接所述第五PMOS管M9的漏极；所述第四NMOS管M15的源极接地或负电源AVSS，所述第八PMOS管M14的源极接正电源AVDD，所述第四NMOS管M15和所述第八PMOS管M14的漏极连接在一起并作为输出端输出放大的电压输出信号vout；所述第三NMOS管M13的栅极连接第三偏置电压Vb3，所述第七PMOS管M12的栅极连接第四偏置电压Vb4。
[0056] 由上可知，所述推挽输出电路包括两个环路：第七PMOS管M12和第八PMOS管M14组成的环路和第三NMOS管M13和第四NMOS管M15组成的环路，这样能够在所述第八PMOS管M14和所述第四NMOS管M15的栅极之间形成了固定的压降，从而能有效提高效率，并具有很好的驱动能力。
[0057] 所述推挽输出电路还包括第一电阻R1、第二电阻R2、第一电容C1和第二电容C2；所述第一电阻R1和所述第一电容C1串联在所述第八PMOS管M14的栅极和漏极之间，所述第二电阻R2和所述第二电容C2串联在所述第四NMOS管M15的栅极和漏极之间。所述第一电阻R1，所述第二电阻R2和所述第一电容C1，分别是调零电阻和补偿电容，用于改善运放的频率响应。
[0058] 如图2所示，所述偏置电路用于为所述两级放大电路提供偏置电压，偏置电压包括所述第一偏置电压Vb1、所述第二偏置电压Vb2、所述第三偏置电压Vb3、所述第四偏置电压Vb4、所述第五偏置电压Vb5和所述第六偏置电压Vb6，所述偏置电路包括自启动电路、带隙基准电路和多个电流镜像电路；
[0059] 所述带隙基准电路包括：第七NMOS管M30、第八NMOS管M31、第十PMOS管M28、第十一PMOS管M29、第一PNP晶体管Q1、第二PNP晶体管Q2和第三电阻R3。
[0060] 所述第十PMOS管M28和所述第十一PMOS管M29的源极都连接正电源AVDD，所述第十PMOS管M28和所述第十一PMOS管M29的栅极连接在一起并输出第二偏置电压Vb2。
[0061] 所述第七NMOS管M30的栅极和漏极、所述第八NMOS管M31的栅极和所述第十PMOS管M28的漏极连接在一起，所述第八NMOS管M31的漏极和所述第十一PMOS管M29的漏极连接在一起。
[0062] 所述第一PNP晶体管Q1的发射极连接所述第七NMOS管M30的源极，所述第二PNP晶体管Q2的发射极通过所述第三电阻R3连接所述第八NMOS管M31的源极，所述第一PNP晶体管Q1的基极和集电极、所述第二PNP晶体管Q2的基极和集电极都接地或负电源AVSS。
[0063] 所述第十PMOS管M28、所述第七NMOS管M30和所述第一PNP晶体管Q1组成的第一偏置电流路径和所述第十一PMOS管M29、所述第八NMOS管M31和所述第二PNP晶体管Q2组成的第二偏置电流路径中的偏置电流大小相等，所述第二PNP晶体管Q2的发射极面积大于所述第一PNP晶体管Q1的发射极面积使得所述第二PNP晶体管Q2的第二基射电压大于所述第一PNP晶体管Q1的第一基射电压，所述偏置电流的大小为所述第二基射电压和所述第一基射电压的差和所述第三电阻R3的电阻比值。
[0064] 所述电流镜像电路包括：
[0065] 由第十二PMOS管M26和连接成二极管形式的第九NMOS管M27组成的第一电流镜像路径，由第十三PMOS管M24和连接成二极管形式的第十NMOS管M25组成的第二电流镜像路径，由第十一NMOS管M23和连接成二极管形式的第十四PMOS管M22组成的第三电流镜像路径，由第十二NMOS管M21、连接成二极管形式的第十五PMOS管M19和连接成二极管形式的第十六PMOS管M20组成的第四电流镜像路径，由第十七PMOS管M16、连接成二极管形式的第十三NMOS管M17和连接成二极管形式的第十四NMOS管M18组成的第五电流镜像路径。
[0066] 所述第十二PMOS管M26、所述第十三PMOS管M24、所述第十四PMOS管M22、所述第十五PMOS管M19和所述第十七PMOS管M16的源极都连接正电源AVDD。
[0067] 所述第十二PMOS管M26、所述第十三PMOS管M24和所述第十七PMOS管M16的栅极都连接所述第十PMOS管M28的栅极，使所述第一电流镜像路径、所述第二电流镜像路径和所述第五电流镜像路径的电流都为所述偏置电流的镜像电流。
[0068] 所述第九NMOS管M27的漏极和栅极都连接所述第十二PMOS管M26的漏极并输出所述第一偏置电压Vb1，所述第九NMOS管M27的源极接地或负电源AVSS。
[0069] 所述第十NMOS管M25的漏极和栅极都连接所述第十三PMOS管M24的漏极并输出所述第六偏置电压Vb6，所述第十NMOS管M25的源极接地或负电源AVSS。
[0070] 所述第十一NMOS管M23和所述第十二NMOS管M21的源极都接地或负电源AVSS，所述第十一NMOS管M23和所述第十二NMOS管M21的栅极都连接所述第十NMOS管M25的栅极并分别产生所述第三电流镜像路径和所述第四电流镜像路径的电流。
[0071] 所述第十四PMOS管M22的源极连接正电源AVDD，所述第十四PMOS管M22的漏极和栅极连接在一起并输出所述第五偏置电压Vb5。
[0072] 所述第十五PMOS管M19的源极接正电源AVDD，所述第十五PMOS管M19的栅极和漏极都连接所述第十六PMOS管M20的源极，所述第十六PMOS管M20的栅极和漏极都连接所述第十二NMOS管M21的漏极并输出所述第四偏置电压Vb4。
[0073] 所述第十四NMOS管M18的源极接地或负电源AVSS，所述第十四NMOS管M18的栅极和漏极都连接所述第十三NMOS管M17的源极，所述第十三NMOS管M17的栅极和漏极都连接所述第十七PMOS管M16的漏极并输出所述第三偏置电压Vb3。
[0074] 所述自启动电路用于实现带隙基准电路的自启动，包括：
[0075] 由第十五NMOS管M40和第十八PMOS管M39组成的反相器，所述第十五NMOS管M40的源极接地或负电源AVSS，所述第十八PMOS管M39的源极接正电源AVDD，所述第十五NMOS管M40和所述第十八PMOS管M39的栅极都接休眠信号sleep，所述休眠信号sleep为外加的低电平信号，所述第十五NMOS管M40和所述第十八PMOS管M39的漏极连接在一起并输出所述休眠信号sleep的反相信号。
[0076] 第十六NMOS管M36和第十九PMOS管M35，所述第十六NMOS管M36和所述第十九PMOS管M35的栅极都连接所述第十五NMOS管M40的漏极，所述第十六NMOS管M36和所述第十九PMOS管M35的漏极连接在一起，所述第十六NMOS管M36的源极接地或负电源AVSS，所述第十九PMOS管M35的源极接正电源AVDD。
[0077] 第十七NMOS管M34、第二十PMOS管M37和第二十一PMOS管M38、第二十二PMOS管M33和第二十三PMOS管M32，所述第十七NMOS管M34的源极接地或负电源AVSS，所述第十七NMOS管M34的栅极、所述第二十三PMOS管M32的栅极以及所述第十五NMOS管M40的漏极连接在一起，所述第十七NMOS管M34的漏极、所述第二十一PMOS管M38的栅极和所述第二十二PMOS管M33的漏极连接在一起。
[0078] 所述第二十一PMOS管M38的漏极连接所述第七NMOS管M30的漏极，所述第二十PMOS管M37的漏极和栅极都连接所述第二十一PMOS管M38的源极，所述第二十PMOS管M37的源极接正电源AVDD。
[0079] 所述第二十二PMOS管M33和所述第二十三PMOS管M32的源极都接正电源AVDD，所述第二十二PMOS管M33的栅极和所述第二十三PMOS管M32的漏极都连接所述第十PMOS管M28的栅极。
[0080] 本发明实施例的带隙基准电路中，通过设置(W/L)28=(W/L)29，(W/L)30=(W/L)31，其中(W/L)28为所述第十PMOS管M28的沟道的宽度和长度比，(W/L)29为所述第十一PMOS管M29的沟道的宽度和长度比，(W/L)30为所述第七NMOS管M30的沟道的宽度和长度比，(W/L)31为所述第八NMOS管M31的沟道的宽度和长度比，上述设置能使所述第十PMOS管M28和所述第十一PMOS管M29两条之路的电流相等，即所述第一偏置电流路径和所述第二偏置电流路径中的偏置电流大小相等；并且能使VGS28=VGS29，VGS28对应于所述第十PMOS管M28的栅源电压VGS29对应于所述第十一PMOS管M29的栅源电压。
[0081] 并且所述第二PNP晶体管Q2的发射极面积大于所述第一PNP晶体管Q1的发射极面积，令，所述第二PNP晶体管Q2的发射极面积是所述第一PNP晶体管Q1的发射极面积的m倍，如m可以为8，那么第三电阻R3上的压降为VBE(Q1)即所述第一PNP晶体管Q1的基极-发射极电压与VBE(Q2)即所述第二PNP晶体管Q2的基极-发射极电压之差ΔVBE：
[0082] ΔVBE＝VBE(Q1)-VBE(Q2)
[0083] 由于集电极电流
[0084] 其中IS是双极晶体管饱和电流，VT=kT/q，k为玻尔兹曼常量，q为电子电荷，Ibias为所述第二PNP晶体管Q2或所述第一PNP晶体管Q1的集电极电流也即所述第一偏置电流路径和所述第二偏置电流路径中的偏置电流。
[0085] 可得ΔVBE＝VTlnm
[0086] 电压ΔVBE在第三电阻R3上产生电流： 可以看出该偏置电流与电源电压无关，因此不会受到电源波动的影响。
[0087] 所述电流镜像电路中所述第十二PMOS管M26、所述第十三PMOS管M24和所述第十七PMOS管M16将偏置电流Ibias以一定的比例复制到所在的支路，流过二极管连接的负载即所述第十三NMOS管M17，所述第十四NMOS管M18，所述第十NMOS管M25和所述第九NMOS管M27，产生与电源电压无关的偏置电压Vb3，Vb6和Vb1。二极管连接的所述第十NMOS管M25上的与电源无关的压降作为所述第十一NMOS管M23和所述第十二NMOS管M21的压降，产生稳定的偏置电压Vb5和Vb4，Vb1则直接由M28和M29的栅压提供。
[0088] 为了防止带隙基准电路处于偏置电流Ibias=0的静止状态，本发明实施例采用了所述自启动电路，低电平的休眠信号sleep经过由所述第十五NMOS管M40和第十八PMOS管M39组成的反相器作为所述第十七NMOS管M34的栅压，因此所述第十七NMOS管M34是导通的。当Ibias=0时，所述第二十二PMOS管M33所在支路电流为0，所述第二十一PMOS管M38的栅压也为0，则所述第二十PMOS管M37和所述第二十一PMOS管M38所在支路导通，有电流通过并流入所述带隙基准电路，使所述带隙基准电路启动；当Ibias≠0，所述带隙基准电路正常工作时，所述第二十二PMOS管M33所在支路导通，所述第二十一PMOS管M38的栅压为高电平，所述第二十PMOS管M37和所述第二十一PMOS管M38所在支路不导通，没有电流通过。
[0089] 如图4所示，是本发明实施例的直流增益和频率响应仿真曲线。可以看出，直流增益可达97.9dB，带宽为6.508MHz，相位裕度是61degs，运放是稳定的。
[0090] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
