一种高速低功耗多阈值同步置位复位D型触发器，包括：低功耗控制电路，接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号；置位控制电路，接收同步置位输入信号set，对同步置位输入信号set进行缓冲处理后分别输出信号：s和ns；主锁存器，接收数据信号d、正相时钟输入信号clk、反相时钟输入信号nclk、同步复位输入信号r、及信号sleep、nsleep、s和ns；主锁存器对数据信号d进行锁存处理后输出信号qt；从锁存器，用来接收信号qt以及正相时钟输入信号clk、反相时钟输入信号nclk；从锁存器对信号qt进行锁存处理后分别输出信号：第一输出信号q和第二输出信号nq。本发明具有结构简单、可提高传输效率、降低静态漏电流和功耗等优点。
1.一种高速低功耗多阈值同步置位复位D型触发器，其特征在于，包括：
低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号：sleep和nsleep；
置位控制电路，用来接收同步置位输入信号set，对同步置位输入信号set进行缓冲处理后分别输出信号：s和ns；
主锁存器，用来接收数据信号d、正相时钟输入信号clk、反相时钟输入信号nclk、同步复位输入信号r、及信号sleep、nsleep、s和ns；所述主锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对数据信号d进行锁存处理后输出信号qt；
从锁存器，用来接收信号qt以及正相时钟输入信号clk、反相时钟输入信号nclk及信号sleep、nsleep；所述从锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对信号qt进行锁存处理后分别输出信号：第一输出信号q和第二输出信号nq；
所述主锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对同步复位输入信号r为低电平有效时进行处理后输出qt，为低电平“0”；在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对信号s为低电平有效和信号ns为高电平有效时进行处理后输出qt，为高电平“1”；所述主锁存器在接收sleep为高电平有效、nsleep为低电平有效的信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，所述主锁存器进入睡眠状态，此时正相时钟输入信号clk为低电平“0”， 反相时钟输入信号nclk为高电平“1”；
所述从锁存器在接收sleep为高电平有效、nsleep为低电平有效的信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，所述从锁存器进入睡眠状态，此时正相时钟输入信号clk为低电平“0”， 反相时钟输入信号nclk为高电平“1”，输出信号：第一输出信号q和第二输出信号nq保持不变。
2.根据权利要求1所述的高速低功耗多阈值同步置位复位D型触发器，其特征在于，所述低功耗控制电路具有一个输入端和两个输出端，输入端连接低功耗控制输入信号slp，为低功耗控制信号，高有效；输出端为sleep、nsleep，为睡眠和睡眠的非；所述低功耗控制电路包括一个两级的反相器，其中第一级的反相器由PMOS管P1和NMOS管N1组成，其栅极连接slp，输出作为低功耗控制电路的一个输出端nsleep；第二级的反相器由PMOS管P2和NMOS管N2组成，其栅极连接nsleep，输出作为低功耗控制电路的另一个输出端sleep；
PMOS管P1和PMOS管P2的衬底连接电源Vdd，源极连接电源Vdd；NMOS管N1和NMOS管N2的衬底接地Vss，源极连接地Vss。
3.根据权利要求1所述的高速低功耗多阈值同步置位复位D型触发器，其特征在于，所述置位控制电路具有一个输入端和两个输出端，输入端连接同步置位输入信号set，低有效；输出端为s、ns，为置位和置位的非；所述置位控制电路包括一个两级的反相器，其中第一级的反相器由PMOS管P1和NMOS管N1组成，其栅极连接set，输出作为置位控制电路的一个输出端ns；第二级的反相器由PMOS管P2和NMOS管N2组成，其栅极连接ns，输出作为置位控制电路的另一个输出端s； PMOS管P1和PMOS管P2的衬底连接电源Vdd，源极连接电源Vdd；NMOS管N1和NMOS管N2的衬底接地Vss，源极连接地Vss。
4.根据权利要求1所述的高速低功耗多阈值同步置位复位D型触发器，其特征在于，所述主锁存器包括：
G1电路，由低阈值PMOS管LP1，低阈值NMOS管LN1，高阈值PMOS管P9，高阈值NMOS管N9，高阈值PMOS管P17，高阈值NMOS管N17和高阈值PMOS管P20组成，低阈值PMOS管LP1，低阈值NMOS管LN1的栅极连接数据d，高阈值PMOS管P9的栅极连接sleep，源极连接Vdd，高阈值NMOS管N9的栅极连接nsleep，源极连接Vss，高阈值PMOS管P17、高阈值NMOS管N17的栅极连接r，高阈值PMOS管P20的栅极连接ns，G1电路的输出连接G2 CMOS传输门的源极；
G2电路，由低阈值PMOS管LP2，低阈值NMOS管LN2组成CMOS传输门，低阈值PMOS管LP2的栅极连接正相时钟输入信号clk，低阈值NMOS管LN2的栅极连接反相时钟输入信号nclk，G2电路的CMOS传输门的漏极与G3电路，G4电路，G6电路相连接；
G3电路，是一个CMOS电路，由高阈值PMOS管P10，低阈值PMOS管LP3，低阈值NMOS管LN3和高阈值NMOS管N10组成，低阈值PMOS管LP3，低阈值NMOS管LN3的栅极连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管P10的栅极连接sleep，源极连接Vdd，高阈值NMOS管N10的栅极连接nsleep，源极连接Vss；G3电路的输出是qt，同时与G4电路的输出以及G5电路的输入相连；
G4电路，G5电路，G6电路组成一个反馈保持电路，G4电路是高阈值管组成的与非门，G5电路是高阈值管组成的反相器，G6电路是低阈值管组成的CMOS传输门；G4电路是一个与非门，由高阈值管高阈值PMOS管P11，高阈值NMOS管N11，高阈值PMOS管P19，高阈值NMOS管N19组成，高阈值PMOS管P11，高阈值NMOS管N11的栅极输入连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管P11的源极接Vdd，高阈值PMOS管P19，高阈值NMOS管N19的栅极接s，高阈值PMOS管P19的源极接Vdd，高阈值NMOS管N19的源极接Vss，G4电路的输出与qt相连，同时作为G5电路的栅极输入；G5电路是高阈值管组成的反相器，高阈值PMOS管P12，高阈值NMOS管N12的栅极连接G4电路的输出，高阈值PMOS管P12的源极接Vdd，高阈值NMOS管N12的源极接Vss，G5电路的输出与G6 CMOS传输门的源极相连；G6电路的CMOS传输门的源极与G5电路的输出相连，G6电路的CMOS传输门的漏极与G2电路的CMOS传输门漏极的输出相连，同时与G3电路的低阈值管的栅极相连，又与G4电路的输入相连，低阈值PMOS管LP4的栅极接反相时钟输入信号nclk，低阈值NMOS管LN4的栅极接正相时钟输入信号clk。
5.根据权利要求1所述的高速低功耗多阈值同步置位复位D型触发器，其特征在于，所述从锁存器包括：
G7电路，是一个CMOS电路，由高阈值PMOS管P13，低阈值PMOS管LP5，低阈值NMOS管LN5和高阈值NMOS管N13组成，低阈值PMOS管LP5，低阈值NMOS管LN5的栅极连接数据qt，高阈值PMOS管P13的栅极连接sleep，源极连接Vdd，高阈值NMOS管N13的栅极连接nsleep，源极连接Vss，G7电路的输出连接G8电路的CMOS传输门的源极；
G8电路，由低阈值PMOS管LP6，低阈值NMOS管LN6组成CMOS传输门，低阈值PMOS管LP6的栅极连接反相时钟输入信号nclk，低阈值NMOS管LN6的栅极连接正相时钟输入信号clk，G8电路CMOS传输门的漏极与G9电路，G10电路，G12电路相连接；
G9电路，是一个CMOS电路，由高阈值PMOS管P14，低阈值PMOS管LP7，低阈值NMOS管LN7和高阈值NMOS管N14组成，低阈值PMOS管LP7，低阈值NMOS管LN7的栅极连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P14的栅极连接sleep，源极连接Vdd，高阈值NMOS管N14的栅极连接nsleep，源极连接Vss，G9电路的输出是q，同时与G10电路的输出以及G11电路的输入相连；
G10电路，G11电路，G12电路组成一个反馈保持电路，G10电路，G11电路是高阈值管组成的反相器，G12电路是低阈值管组成的CMOS传输门；G10电路的栅极输入连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P15的源极接Vdd，高阈值NMOS管N15的源极接Vss，G10电路的输出与q相连，同时作为G11电路的栅极输入；G11电路的栅极连接G10电路的输出，高阈值PMOS管P16的源极接Vdd，高阈值PMOS管N16的源极接Vss，G11电路的输出是nq，同时与G12电路的CMOS传输门的源极相连；G12电路的CMOS传输门的源极与G11电路的输出相连，G12电路的CMOS传输门的漏极与G8电路的CMOS传输门漏极的输出相连，同时与G9电路的低阈值管的栅极相连，又于G10电路的输入相连，低阈值PMOS管LP8的栅极接正相时钟输入信号clk，低阈值NMOS管LN8的栅极接反相时钟输入信号nclk。
高速低功耗多阈值同步置位复位D型触发器
技术领域
[0001] 本发明主要涉及到大规模集成电路设计领域，特指一种高速低功耗多阈值同步置位复位D型触发器。
背景技术
[0002] 随着工艺技术的不断提高，目前超大规模集成电路设计已进入深亚微米阶段。特征尺寸的降低，必然会带来MOS器件的阈值电压的降低，使得电路的漏电流随着特征尺寸的降低而呈指数形式上升，直接造成了电路漏电流功耗迅速增加。由漏电流带来的静态功耗已经不能被忽视。
[0003] 工作在GHz范围内的系统，其功耗达到了几十w，甚至是几百w以上。过大的功耗带来了一系列的问题，已成为超大规模集成电路发展的一个重要障碍。高的功耗导致了芯片温度的高温。工作温度的升高不仅使电路的各种物理缺陷所造成的故障显现出来，而且高的工作温度使电路的连线电阻变大，线延时增加，导致严重的时延故障。同时，工作温度的升高将导致漏电流的增大，使芯片内部的工作容易失效，寿命缩短等。这些最终导致了电o路的可靠性大大降低。有研究表明，温度每升高10C，器件的故障率就提高2倍。
[0004] 低功耗设计技术贯穿于从系统级到器件（工艺）级的整个数字系统设计过程。集成电路设计的层次可以划分为以下几个层次：系统级、功能级（行为算法级）、寄存器传输级（结构级）、门级（逻辑电路级）、版图级（物理级）。
[0005] 触发器、锁存器是构成时序逻辑电路的基本单元，触发器、锁存器消耗的功耗约占整个芯片的15%~45%。针对现在时钟频率越来越高的现象，触发器、锁存器的功耗比重在整个芯片中也越来越重，减少触发器的功耗，已经成为整个芯片设计的必备要求。
[0006] 现在工艺技术发展到深亚微米阶段，漏电流带来的静态功耗己经成为不可忽视的功耗。降低漏电流功耗就是要降低漏电流。漏电流主要包括亚阈值漏电流、pn结反相漏电流和击穿电流等，而其中的亚阈值漏电流是漏电流的最主要部分。
[0007] 当前电路设计中，已提出几种降低漏电流的技术。
[0008] 1、亚阈值漏电流控制。多阈值 CMOS电路(Multi-threshold CMOS)是在一个电路中应用了多个阈值电压来控制亚阈值电流，也就是电路中管子的阈值电压有不同的值。目前应用的比较多的是双阐值电压，即在关键的通路采用低阐值MOS管，可以得到好的性能，而在辅助通路采用高阈值MOS管，以减小亚阈值漏电流。
[0009] 2、动态阈值电压CMOS( Dynamic Threshold Voltage CMOS)控制。动态阈值电路是根据电路的状态来改变阈值。最早是通过一个自我调节阈值电压的负反馈电路来估计和稳定漏电流，反馈电路主要是通过调节衬底电压来调节阈值电压的，这样增加了电路的面积，也增加了一定的功耗。随后，又有从业者提出了一种动态MOS管，将衬底与输入相连接，这样衬底电压就随着输入电压的变化而变，无需附加电路。这种电路能够进一步降低一定的电源电压来降低功耗，但漏电流不一定能降低，而且工艺技术比较高。
[0010] 3、晶体管重排法。晶体管重排法是先定义电路的一个输入向量，该向量可以降低电路的漏电流。当每个门处于高漏电流的时候，在电源与地之间、或者是上拉网络与下拉网络之间插入一个漏电流控制晶体管用来减小漏电流。这就需要又计算一个预定的向量，而且通过插入管子来降低漏电流。虽然能降低一定的功耗，但这个管子本身也会消耗一定的能量，并且会增加电路的面积以及增加电路设计的复杂度。
发明内容
[0011] 本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种本发明提供一种结构简单、成本低廉、可提高传输效率、降低静态漏电流和功耗的高速低功耗多阈值同步置位复位D型触发器。
[0012] 为解决上述技术问题，本发明采用以下技术方案：
[0013] 一种高速低功耗多阈值同步置位复位D型触发器，包括：
[0014] 低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号：sleep和nsleep；
[0015] 置位控制电路，用来接收同步置位输入信号set，对同步置位输入信号set进行缓冲处理后分别输出信号：s和ns；
[0016] 主锁存器，用来接收数据信号d、正相时钟输入信号clk、反相时钟输入信号nclk、同步复位输入信号r、及信号sleep、nsleep、s和ns；所述主锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对数据信号d进行锁存处理后输出信号qt；
[0017] 从锁存器，用来接收信号qt以及正相时钟输入信号clk、反相时钟输入信号nclk；所述从锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对信号qt进行锁存处理后分别输出信号：第一输出信号q和第二输出信号nq。
[0018] 作为本发明的进一步改进：所述主锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对同步复位输入信号r为低电平有效时进行处理后输出qt，为低电平“0”；在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对信号s为低电平有效和信号ns为高电平有效时进行处理后输出qt，为高电平“1”；所述主锁存器在接收sleep为高电平有效、nsleep为低电平有效的信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，所述主锁存器进入睡眠状态，此时正相时钟输入信号clk为低电平“0”， 反相时钟输入信号nclk为高电平“1”。
[0019] 作为本发明的进一步改进：所述从锁存器在接收sleep为高电平有效、nsleep为低电平有效的信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，所述从锁存器进入睡眠状态，此时正相时钟输入信号clk为低电平“0”， 反相时钟输入信号nclk为高电平“1”，输出信号：第一输出信号q和第二输出信号nq保持不变。
[0020] 作为本发明的进一步改进：所述低功耗控制电路具有有一个输入端和两个输出端，输入端连接低功耗控制输入信号slp，为低功耗控制信号，高有效；输出端为sleep、nsleep，为睡眠和睡眠的非；所述低功耗控制电路包括一个两级的反相器，其中第一级的反相器由P1 PMOS管和N1 NMOS管组成，其栅极连接slp，输出作为低功耗控制电路的一个输出端nsleep；第二级的反相器由P2 PMOS管和N2 NMOS管组成，其栅极连接nsleep，输出作为低功耗控制电路的另一个输出端sleep；P1 PMOS管和P2 PMOS管的衬底连接电源Vdd，源极连接电源Vdd；N1 NMOS管和N2 NMOS管的衬底接地Vss，源极连接地Vss。
[0021] 作为本发明的进一步改进：所述置位控制电路具有一个输入端和两个输出端，输入端连接同步置位输入信号set，低有效；输出端为s、ns，为置位和置位的非；所述置位控制电路包括一个两级的反相器，其中第一级的反相器由P1 PMOS管和N1 NMOS管组成，其栅极连接set，输出作为置位控制电路的一个输出端ns；第二级的反相器由P2 PMOS管和N2 NMOS管组成，其栅极连接ns，输出作为置位控制电路的另一个输出端s；P1 PMOS管和P2 PMOS管的衬底连接电源Vdd，源极连接电源Vdd；N1 NMOS管和N2 NMOS管的衬底接地Vss，源极连接地Vss。
[0022] 作为本发明的进一步改进：所述主锁存器包括：
[0023] G1电路，由低阈值PMOS管LP1，低阈值NMOS管LN1，高阈值PMOS管P9，高阈值NMOS管N9，高阈值PMOS管P17，高阈值NMOS管N17和高阈值PMOS管P20组成，低阈值PMOS管LP1，低阈值NMOS管LN1的栅极连接数据d，高阈值PMOS管P9的栅极连接sleep，源极连接Vdd，高阈值NMOS管N9的栅极连接nsleep，源极连接Vss，高阈值PMOS管P17、高阈值NMOS管N17的栅极连接r，高阈值PMOS管P20的栅极连接ns，G1电路的输出连接G2 CMOS传输门的源极；
[0024] G2电路，由低阈值PMOS管LP2，低阈值NMOS管LN2组成CMOS传输门，低阈值PMOS管LP2的栅极连接正相时钟输入信号clk，低阈值NMOS管LN2的栅极连接反相时钟输入信号nclk，G2电路的CMOS传输门的漏极与G3电路，G4电路，G6电路相连接；
[0025] G3电路，是一个C2MOS电路，由高阈值PMOS管P10，低阈值PMOS管LP3，低阈值NMOS管LN3和高阈值NMOS管N10组成，低阈值PMOS管LP3，低阈值NMOS管LN3的栅极连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管P10的栅极连接sleep，源极连接Vdd，高阈值NMOS管N10的栅极连接nsleep，源极连接Vss；G3电路的输出是qt，同时与G4电路的输出以及G5电路的输入相连；
[0026] G4电路，G5电路，G6电路组成一个反馈保持电路，G4电路是高阈值管组成的与非门，G5电路是高阈值管组成的反相器，G6电路是低阈值管组成的CMOS传输门；G4电路是一个与非门，由高阈值管高阈值PMOS管P11，高阈值NMOS管N11，高阈值PMOS管P19，高阈值NMOS管N19组成，高阈值PMOS管P11，高阈值NMOS管N11的栅极输入连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管P11的源极接Vdd，高阈值PMOS管P19，高阈值NMOS管N19的栅极接s，高阈值PMOS管P19的源极接Vdd，高阈值NMOS管N19的源极接Vss，G4电路的输出与qt相连，同时作为G5电路的栅极输入；G5电路是高阈值管组成的反相器，高阈值PMOS管P12，高阈值NMOS管N12的栅极连接G4电路的输出，高阈值PMOS管P12的源极接Vdd，高阈值NMOS管N12的源极接Vss，G5电路的输出与G6 CMOS传输门的源极相连；G6电路的CMOS传输门的源极与G5电路的输出相连，G6电路的CMOS传输门的漏极与G2电路的CMOS传输门漏极的输出相连，同时与G3电路的低阈值管的栅极相连，又与G4电路的输入相连，低阈值PMOS管LP4的栅极接反相时钟输入信号nclk，低阈值NMOS管LN4的栅极接正相时钟输入信号clk。
[0027] 作为本发明的进一步改进：所述从锁存器包括：
[0028] G7电路，是一个C2MOS电路，由高阈值PMOS管P13，低阈值PMOS管LP5，低阈值NMOS管LN5和高阈值NMOS管N13组成，低阈值PMOS管LP5，低阈值NMOS管LN5的栅极连接数据qt，高阈值PMOS管P13的栅极连接sleep，源极连接Vdd，高阈值NMOS管N13的栅极连接nsleep，源极连接Vss，G7电路的输出连接G8电路的CMOS传输门的源极；
[0029] G8电路，由低阈值PMOS管LP6，低阈值NMOS管LN6组成CMOS传输门，低阈值PMOS管LP6的栅极连接反相时钟输入信号nclk，低阈值NMOS管LN6的栅极连接正相时钟输入信号clk，G8电路CMOS传输门的漏极与G9电路，G10电路，G12电路相连接；
[0030] G9电路，是一个C2MOS电路，由高阈值PMOS管P14，低阈值PMOS管LP7，低阈值NMOS管LN7和高阈值NMOS管N14组成，低阈值PMOS管LP7，低阈值NMOS管LN7的栅极连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P14的栅极连接sleep，源极连接Vdd，高阈值NMOS管N14的栅极连接nsleep，源极连接Vss，G9电路的输出是q，同时与G10电路的输出以及G11电路的输入相连；
[0031] G10电路，G11电路，G12电路组成一个反馈保持电路，G10电路，G11电路是高阈值管组成的反相器，G12电路是低阈值管组成的CMOS传输门；G10电路的栅极输入连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P15的源极接Vdd，高阈值NMOS管N15的源极接Vss，G10电路的输出与q相连，同时作为G11电路的栅极输入；G11电路的栅极连接G10电路的输出，高阈值PMOS管P16的源极接Vdd，高阈值PMOS管N16的源极接Vss，G11电路的输出是nq，同时与G12电路的CMOS传输门的源极相连；G12电路的CMOS传输门的源极与G11电路的输出相连，G12电路的CMOS传输门的漏极与G8电路的CMOS传输门漏极的输出相连，同时与G9电路的低阈值管的栅极相连，又于G10电路的输入相连，低阈值PMOS管LP8的栅极接正相时钟输入信号clk，低阈值NMOS管LN8的栅极接反相时钟输入信号nclk。
[0032] 与现有技术相比，本发明的优点在于：本发明的高速低功耗多阈值同步置位复位D型触发器，结构简单、成本低廉，为一种多阈值高速、低功耗D型触发器，在实现D型触发器基本功能的同时，采用多阈值的概念，在主要关键的数据通路、时钟通路上用低阈值器件，提高了传输效率。在非关键路径上用高阈值器件，降低了静态漏电流，降低了功耗。同时本发明降低了时钟信号clk的电压幅值，即在时钟通路上采用低阈值器件，降低时钟电压的幅值，有效降低了Pswiching功耗。
附图说明
[0033] 图1是本发明的拓扑结构原理示意图。
[0034] 图2是本发明在具体应用实例中低功耗控制电路的结构原理示意图。
[0035] 图3是本发明在具体应用实例中置位控制电路的结构原理示意图。
[0036] 图4是本发明在具体应用实例中主锁存器的结构原理示意图。
[0037] 图5是本发明在具体应用实例中从锁存器的结构原理示意图。
具体实施方式
[0038] 以下将结合说明书附图和具体实施例对本发明做进一步详细说明。
[0039] 如图1所示，本发明的高速低功耗多阈值同步置位复位D型触发器，包括低功耗控制电路、置位控制电路、主锁存器及从锁存器。本发明具有有六个输入端和两个输出端。六个输入端分别连接正相时钟输入信号clk、反相时钟输入信号nclk、低功耗控制输入信号slp、同步复位输入信号r、同步置位输入信号set及数据信号d；两个输出端分别输出第一输出信号q和第二输出信号nq，第一输出信号q和第二输出信号nq为一对相反的数据信号。其中：
[0040] 低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号：sleep和nsleep。
[0041] 置位控制电路，用来接收同步置位输入信号set，对同步置位输入信号set进行缓冲处理后分别输出信号：s和ns。
[0042] 主锁存器，用来接收数据信号d、正相时钟输入信号clk、反相时钟输入信号nclk、同步复位输入信号r、及信号sleep、nsleep、s和ns；主锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对数据信号d进行锁存处理后输出信号qt。在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对同步复位输入信号r（低电平有效）进行处理后输出qt为低电平“0”；在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对信号s（低电平有效）和信号ns（高电平有效）进行处理后输出qt为高电平“1”。主锁存器在接收sleep（高电平有效）、nsleep（低电平有效）信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，主锁存器进入睡眠状态，此时要求时钟控制部件输出正相时钟输入信号clk为低电平“0”， 反相时钟输入信号nclk为高电平“1”。
[0043] 从锁存器，用来接收信号qt以及正相时钟输入信号clk、反相时钟输入信号nclk；从锁存器在正相时钟输入信号clk、反相时钟输入信号nclk的控制下对信号qt进行锁存处理后分别输出信号：第一输出信号q和第二输出信号nq。从锁存器在接收sleep（高电平有效）、nsleep（低电平有效）信号时，不受正相时钟输入信号clk、反相时钟输入信号nclk的控制，从锁存器进入睡眠状态，此时要求正相时钟输入信号clk为低电平“0”， 反相时钟输入信号nclk为高电平“1”，输出信号：第一输出信号q和第二输出信号nq保持不变。
[0044] 如图2所示，本实施例中，低功耗控制电路有一个输入端和两个输出端，输入端连接低功耗控制输入信号slp，为低功耗控制信号，高有效；输出端为sleep、nsleep，为睡眠和睡眠的非。低功耗控制电路包括一个两级的反相器，其中第一级的反相器由P1 PMOS管和N1 NMOS管组成，其栅极连接slp，输出作为低功耗控制电路的一个输出端nsleep；第二级的反相器由P2 PMOS管和N2 NMOS管组成，其栅极连接nsleep，输出作为低功耗控制电路的另一个输出端sleep。P1 PMOS管和P2 PMOS管的衬底连接电源Vdd，源极连接电源Vdd；N1 NMOS管和N2 NMOS管的衬底接地Vss，源极连接地Vss。
[0045] 如图3所示，本实施例中，置位控制电路具有一个输入端和两个输出端，输入端连接同步置位输入信号set，低有效；输出端为s、ns，为置位和置位的非。置位控制电路包括一个两级的反相器，其中第一级的反相器由P1 PMOS管和N1 NMOS管组成，其栅极连接set，输出作为置位控制电路的一个输出端ns；第二级的反相器由P2 PMOS管和N2 NMOS管组成，其栅极连接ns，输出作为置位控制电路的另一个输出端s。P1 PMOS管和P2 PMOS管的衬底连接电源Vdd，源极连接电源Vdd；N1 NMOS管和N2 NMOS管的衬底接地Vss，源极连接地Vss。
[0046] 如图4所示，本实施例中，主锁存器有八个输入端和一个输出端，八个输入端为d、clk、nclk，r，s，ns，sleep，nsleep，一个输出端为qt。主锁存器由十一个PMOS管和十个NMOS管组成，其中十一个PMOS管中有四个低阈值管（LP1，LP2，LP3，LP4），七个高阈值管（P9，P10，P11，P12，P17，P19，P20）；十个NMOS管中有四个低阈值管（LN1，LN2，LN3，LN4），六个高阈值管（N9，N10，N11，N12，N17，N19）。主锁存器中所有PMOS管的衬底连接电源Vdd，所有NMOS管的衬底接地Vss。主锁存器包括：
[0047] G1电路，由LP1，LN1，P9，N9，P17，N17和P20组成，LP1，LN1的栅极连接数据d，P9的栅极连接sleep，源极连接Vdd，N9的栅极连接nsleep，源极连接Vss，P17、N17的栅极连接r，P20的栅极连接ns，G1电路的输出连接G2 CMOS传输门的源极。
[0048] G2电路，由LP2，LN2组成CMOS传输门，LP2的栅极连接正相时钟输入信号clk，LN2的栅极连接反相时钟输入信号nclk，G2电路的CMOS传输门的漏极与G3电路，G4电路，G6电路相连接。
[0049] G3电路，是一个C2MOS电路，由P10，LP3，LN3和N10组成，LP3，LN3的栅极连接G2电路的CMOS传输门漏极的输出，P10的栅极连接sleep，源极连接Vdd，N10的栅极连接nsleep，源极连接Vss；G3电路的输出是qt，同时与G4电路的输出以及G5电路的输入相连。
[0050] G4电路，G5电路，G6电路组成一个反馈保持电路，G4电路是高阈值管组成的与非门，G5电路是高阈值管组成的反相器，G6电路是低阈值管组成的CMOS传输门。G4电路是一个与非门，由高阈值管P11，N11，P19，N19组成，P11，N11的栅极输入连接G2电路的CMOS传输门漏极的输出，P11的源极接Vdd，P19，N19的栅极接s，P19的源极接Vdd，N19的源极接Vss，G4电路的输出与qt相连，同时作为G5电路的栅极输入。G5电路是高阈值管组成的反相器，P12，N12的栅极连接G4电路的输出，P12的源极接Vdd，N12的源极接Vss，G5电路的输出与G6 CMOS传输门的源极相连。G6电路的CMOS传输门的源极（输入）与G5电路的输出相连，G6电路的CMOS传输门的漏极（输出）与G2电路的CMOS传输门漏极的输出相连，同时与G3电路的低阈值管的栅极相连，又与G4电路的输入相连，LP4的栅极接反相时钟输入信号nclk，LN4的栅极接正相时钟输入信号clk。
[0051] 如图5所示，本实施例中，从锁存器有五个输入端和两个输出端，五个输入端为qt、clk、nclk，sleep，nsleep，两个输出端为q和nq。从锁存器由八个PMOS管和八个NMOS管组成，其中八个PMOS管中有四个低阈值管（LP5，LP6，LP7，LP8），四个高阈值管（P13，P14，P15，P16）；八个NMOS管中也有四个低阈值管（LN5，LN6，LN7，LN8），四个高阈值管（N13，N14，N15，N16）。从锁存器中所有PMOS管的衬底连接电源Vdd，所有NMOS管的衬底接地Vss。从锁存器包括：
[0052] G7电路，是一个C2MOS电路，由P13，LP5，LN5和N13组成，LP5，LN5的栅极连接数据qt，P13的栅极连接sleep，源极连接Vdd，N13的栅极连接nsleep，源极连接Vss，G7电路的输出连接G8电路的CMOS传输门的源极。
[0053] G8电路，由LP6，LN6组成CMOS传输门，LP6的栅极连接反相时钟输入信号nclk，LN6的栅极连接正相时钟输入信号clk，G8电路CMOS传输门的漏极与G9电路，G10电路，G12电路相连接。
[0054] G9电路，是一个C2MOS电路，由P14，LP7，LN7和N14组成，LP7，LN7的栅极连接G8电路的CMOS传输门漏极的输出，P14的栅极连接sleep，源极连接Vdd，N14的栅极连接nsleep，源极连接Vss，G9电路的输出是q，同时与G10电路的输出以及G11电路的输入相连。
[0055] G10电路，G11电路，G12电路组成一个反馈保持电路，G10电路，G11电路是高阈值管组成的反相器，G12电路是低阈值管组成的CMOS传输门。G10电路的栅极输入连接G8电路的CMOS传输门漏极的输出，P15的源极接Vdd，N15的源极接Vss，G10电路的输出与q相连，同时作为G11电路的栅极输入。G11电路的栅极连接G10电路的输出，P16的源极接Vdd，N16的源极接Vss，G11电路的输出是nq，同时与G12电路的CMOS传输门的源极相连。G12电路的CMOS传输门的源极（输入）与G11电路的输出相连，G12电路的CMOS传输门的漏极（输出）与G8电路的CMOS传输门漏极的输出相连，同时与G9电路的低阈值管的栅极相连，又于G10电路的输入相连，LP8的栅极接正相时钟输入信号clk，LN8的栅极接反相时钟输入信号nclk。
[0056] 综上所述，本发明的高速低功耗多阈值同步置位复位D型触发器为一种多阈值高速、低功耗D型触发器，在实现D触发器基本功能的同时，采用多阈值的概念，在主要关键的数据通路、时钟通路上用低阈值器件，提高传输效率。在非关键路径上用高阈值器件，降低静态漏电流，降低功耗。又时钟系统的功耗占整个芯片功耗的20%～45%。在 CMOS电路中，总功耗可以由下式表示：
[0057] Ptotal = Pswiching + Pshort + Pleakage
[0058] = α（CL· V·Vdd·fclk）+ Ishort·Vdd + Ileakage·Vdd
[0059] Pswiching是开关功耗，当信号跳变时，对负载电容充放电产生的功耗。α表示一个时钟周期内节点电压从0至Vdd的平均跃迁次数，CL为负载电容。Pshort是 短 路电流功耗，当信号为非理想阶跃时，NMOS管、PMOS管同时导通，产生电源至地的短路电流Ishort，引起短路功耗Pshort。Pleakage是漏电流功耗，由于MOS中存在pn结漏电流和亚阂值等漏电流，构成从晶体管源极至地的泄漏电流，由此引起的功耗为漏电流功耗，也称为静态功耗。本发明通过降低时钟信号clk的电压幅值，可有效降低Pswiching，在本发明中Vclk < Vdd。
[0060] 以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。
