超薄半导体器件及制备方法

摘要

本发明旨在提供一种具有较小尺寸和薄型化晶片的功率半导体器件及其制备方法。在芯片安装单元的每个基座的顶面上设置有台体结构，芯片倒装安装在芯片安装单元上，芯片正面的电极电性连接至基座上，一个内塑封体将芯片安装单元和芯片包覆，台体结构的顶端面和芯片的背面均外露于内塑封体的顶面，设置在内塑封体的顶面上的多个顶部电极分别相对应的电性连接至各台体结构和芯片背面上。

权利要求

1.一种半导体器件的制备方法，其特征在于，包括以下步骤：提供一具有多个芯片安装单元的内引线框架，每个芯片安装单元均包含多个基座，在每个基座的顶面靠近其一侧缘处皆设置一个台体结构；

将一芯片倒装安装在一芯片安装单元的各基座顶面之上，并使芯片正面的多个电极一对一地电性连接至该多个基座上，芯片与台体结构以错开的方式设置；

进行塑封工艺，利用一塑封层将内引线框架和粘附在其上的多个芯片予以包覆；

从塑封层顶面进行研磨以减薄塑封层和芯片，直至台体结构的顶端面和芯片的减薄背面外露于塑封层；

形成一金属层覆盖在塑封层顶面之上；

对金属层进行切割，将金属层交叠在每个芯片安装单元之上的区域切割成分别电性接触各台体结构和芯片背面的多个顶部电极；

对相邻芯片间的包含内引线框架、塑封层和金属层的叠层进行切割，形成多个半导体器件；

还提供一个包含多个互联单元的外引线框架，每个互联单元均包括多个承载引脚；

将一个半导体器件相应安装在一个互联单元上，每个半导体器件的多个所述顶部电极分别一对一地粘附在每个互联单元的多个所述承载引脚上；

进行另一次塑封工艺，利用另一塑封层将外引线框架和粘附在其上的多个半导体器件予以包覆，使每个承载引脚的底面外露于该另一塑封层的底面；

对相邻半导体器件间的包含外引线框架和该另一塑封层的叠层进行切割，形成多个外塑封体，其中每个外塑封体将一个互联单元和一个半导体器件包覆在内。

2.如权利要求1所述的方法，其特征在于，进行塑封工艺的步骤中，利用塑封层将每个芯片安装单元的各基座的底面包覆在内。

3.如权利要求1所述的方法，其特征在于，进行塑封工艺的步骤中，使每个芯片安装单元的各基座的底面外露于塑封层的底面。

4.如权利要求1所述的方法，其特征在于，对金属层进行切割之后，沿着金属层中形成的切割口对塑封层进行切割，形成塑封层中的位于切割口下方的切割槽。

5.如权利要求1所述的方法，其特征在于，将内引线框架包覆的塑封层的包覆方式为使每个基座的底面均从该塑封层的底面中予以外露；以及将外引线框架包覆的另一塑封层的包覆方式为使基座、内塑封体各自的底面均从该另一塑封层的顶面中予以外露。

6.如权利要求1所述的方法，其特征在于，将内引线框架包覆的塑封层的包覆方式为使每个基座的底面均从该塑封层的底面中予以外露；以及将外引线框架包覆的另一塑封层的包覆方式为使每个基座、内塑封体各自的底面均被该另一塑封层包覆在内。

7.如权利要求1所述的方法，其特征在于，将内引线框架包覆的塑封层的包覆方式为使每个基座的底面均被该塑封层包覆在内；以及将外引线框架包覆的另一塑封层的包覆方式为使内塑封体被该另一塑封层包覆在内而没有外露部分。

8.如权利要求1所述的方法，其特征在于，将内引线框架包覆的塑封层的包覆方式为使每个基座的底面均被该塑封层包覆在内；以及将外引线框架包覆的另一塑封层的包覆方式为使内塑封体的底面均从该另一塑封层的顶面中外露出来。

说明书

超薄半导体器件及制备方法

技术领域

[0001] 本发明一般涉及一种半导体器件及其制备方法，更确切的说，本发明旨在提供一种具有较小尺寸和薄型化晶片的功率半导体器件及其制备方法。

背景技术

[0002] 在类似DC-DC的转换器件中，功率器件的功耗在一般情况下都是比较大，基于提高器件电气性能和散热性能的考虑，通常是将器件的一部分金属电极从包覆芯片的塑封材料中外露出来，以期获得最佳的散热效果。例如在美国专利申请US2003/0132531A1中就展示了一种芯片底部电极外露并用于支持表面贴装技术的半导体封装结构24，如图1所示，金属罐状结构12的凹槽内设置有功率芯片MOSFET10，MOSFET10一侧的漏极通过导电银浆14粘贴在金属罐状结构12的凹槽底部，从而其漏极被传导到金属罐状结构12的凸起边缘22上，同时MOSFET10另一侧的源极接触端18和栅极接触端则刚好与凸起边缘22位于同一侧。在金属罐状结构12的凹槽内的围绕在MOSFET10周围的空隙处还填充有低应力高粘合能力的导电材料16。虽然该封装结构24在一定程度上解决了散热问题，但要制备金属罐状结构12这样的物体，在实际生产中其成本不菲。另一方面，其源极接触端18和栅极接触端的位置均被固定了，例如其栅极接触端无法被调整至与凸起边缘22位于同一列从而难以与PCB上的焊盘布置相适配，这种封装与常规的PCB焊盘不兼容，这无疑抑制了封装结构24的适用范围。此外，应用在功率器件中的芯片的衬底电阻通常都比较大，这致使器件的导通电阻RDson也随之增大，在已有的晶圆级封装技术中，通常是以减薄晶圆的方式来减薄芯片，但这仍然会造成晶圆崩裂的危险，所以如何减薄芯片来适当的降低芯片的衬底电阻依然是我们所需要解决的问题。

发明内容

[0003] 在本发明的一种实施方式中，提供了一种半导体器件，包括：一具有多个基座的芯片安装单元，在每个基座的顶面靠近其一侧缘处皆设置有一个凸出于其顶面的台体结构；一倒装安装在各基座顶面之上并与所述台体结构以错开的方式设置的芯片，芯片正面的多个电极一对一地电性连接至多个所述基座上；一将所述芯片安装单元和芯片予以包覆的内塑封体，所述台体结构的顶端面和芯片的背面均外露于内塑封体的顶面；设置在内塑封体的顶面上的多个彼此分割开的顶部电极，该多个顶部电极分别相对应的电性连接至各台体结构和芯片背面上。

[0004] 上述半导体器件，基座的底面均从内塑封体的底面中予以外露。

[0005] 上述半导体器件，还包括：一个具有多个承载引脚的互联单元，其中多个顶部电极分别一对一地粘附在多个承载引脚上；以及一个将互联单元、顶部电极和内塑封体包覆在内的外塑封体，其包覆方式为使每个承载引脚的底面外露于外塑封体的底面。

[0006] 上述半导体器件，基座的底面均从内塑封体的底面中予以外露，以及基座、内塑封体各自的底面均从外塑封体的顶面中予以外露。

[0007] 上述半导体器件，基座的底面从内塑封体的底面中外露但被外塑封体包覆在内。

[0008] 上述半导体器件，基座的底面被内塑封体包覆在内，并且内塑封体的底面没有从外塑封体的顶面外露，内塑封体完全被密封而没有外露的部分。

[0009] 上述半导体器件，基座的底面被内塑封体包覆在内，并且内塑封体的底面从外塑封体的顶面外露出来。

[0010] 在一个实施方式中，本发明还提供了一种半导体器件的制备方法，主要包括以下步骤：提供一具有多个芯片安装单元的内引线框架，每个芯片安装单元均包含多个基座，在每个基座的顶面靠近其一侧缘处皆设置一个台体结构；将一芯片倒装安装在一芯片安装单元的各基座顶面之上，并使芯片正面的多个电极一对一地电性连接至该多个基座上，芯片与台体结构以错开的方式设置；进行塑封工艺，利用一塑封层将内引线框架和粘附在其上的多个芯片予以包覆；从塑封层顶面进行研磨以减薄塑封层和芯片，直至台体结构的顶端面和芯片的减薄背面外露于塑封层；形成一金属层覆盖在塑封层顶面和各芯片的减薄背面上；对金属层进行切割，将金属层交叠在每个芯片安装单元之上的区域切割成分别电性接触各台体结构和芯片背面的多个顶部电极；对相邻芯片间的包含内引线框架、塑封层和金属层的叠层进行切割，形成多个半导体器件。

[0011] 上述方法，进行塑封工艺的步骤中，利用塑封层将每个芯片安装单元的各基座的底面包覆在内。

[0012] 上述方法，进行塑封工艺的步骤中，使每个芯片安装单元的各基座的底面外露于塑封层的底面。

[0013] 上述方法，对金属层进行切割之后，沿着金属层中形成的切割口对塑封层进行切割，形成塑封层中的切割槽。

[0014] 上述方法，其特征在于，还包括：提供一个包含多个互联单元的外引线框架，每个互联单元均包括多个承载引脚；将一个半导体器件相应安装在一个互联单元上，每个半导体器件的多个所述顶部电极分别一对一地粘附在每个互联单元的多个所述承载引脚上；进行另一次塑封工艺，利用另一塑封层将外引线框架和粘附在其上的多个半导体器件予以包覆，使每个承载引脚的底面外露于该另一塑封层的底面；对相邻半导体器件间的包含外引线框架和该另一塑封层的叠层进行切割，形成多个外塑封体，其中每个外塑封体将一个互联单元和一个半导体器件包覆在内。

[0015] 上述方法，将内引线框架包覆的塑封层的包覆方式为使每个基座的底面均从该塑封层的底面中予以外露；以及将外引线框架包覆的另一塑封层的包覆方式为使基座、内塑封体各自的底面均从该另一塑封层的顶面中予以外露。

[0016] 上述方法，将内引线框架包覆的塑封层的包覆方式为使每个基座的底面均从该塑封层的底面中予以外露；以及将外引线框架包覆的另一塑封层的包覆方式为使每个基座、内塑封体各自的底面均被该另一塑封层包覆在内。

[0017] 上述方法，将内引线框架包覆的塑封层的包覆方式为使每个基座的底面均被该塑封层包覆在内；以及将外引线框架包覆的另一塑封层的包覆方式为使内塑封体被该另一塑封层包覆在内而没有外露部分。

[0018] 上述方法，将内引线框架包覆的塑封层的包覆方式为使每个基座的底面均被该塑封层包覆在内；以及将外引线框架包覆的另一塑封层的包覆方式为使内塑封体的底面均从该另一塑封层的顶面中外露出来。

[0019] 本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。

附图说明

[0020] 参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

[0021] 图1是背景技术中的半导体封装结构的截面示意图。

[0022] 图2A 2I是本发明制备功率器件的方法流程示意图。~

[0023] 图3A 3E是将图2A 2I获得的初级器件再次塑封的流程示意图。~ ~

[0024] 图4A-4C是初级器件再次塑封后初级器件的背面可以选择是否外露的示意图。

具体实施方式

[0025] 图2A展示了金属材质的引线框架100'的一部分结构，在本发明中，为了叙述的方便，该引线框架100'可以称作为内引线框架或第一引线框架，以便与后续工艺采用的另一个引线框架进行区分。引线框架100'包含多个芯片安装单元100，每个芯片安装单元100至少包含基座101、102，大体为方形的这些基座101、102通过图中未标注的连筋连接到引线框架100'的一些支撑条上。相邻但彼此分隔断开的基座101、102并排设置，图2B的芯片110通常采用例如垂直式的MOSFET，电流由其正面流向背面或相反，为了使芯片安装单元100较佳的适配于芯片110，设置基座101具有一个较大的面积来承接键合MOSFET的源极110a，设置基座102具有一个相对基座101而较小的面积来承接键合MOSFET的栅极110b。

[0026] 本发明很重要的一个发明精神就是要求最大限度的构建紧凑型的最终器件，所以有必要对芯片安装单元100的结构进行优化布置，先行设定在芯片安装单元100所在的平面内，基座101具有相对的一组纵向对边101-1、101-3和相对的另一组横向对边101-2、101-4。基座102自边缘101-1的延长线附近沿着边缘101-2或101-4的长度方向，向边缘101-1和
101-3之间的中心对称线100A附近延伸。在基座101的顶面上靠近边缘101-1处设置有一个长条状的台体结构101a，该台体结构101a沿着边缘101-1的长度方向延伸。在基座102的顶面上也设置有一个台体结构102a，其设置在顶面上靠近基座102的一个纵向边缘102-1处，并沿着这个纵向边缘102-1的长度方向延伸，这个边缘102-1与基座101的边缘101-1对齐或位于边缘101-1的延长线附近，以便提供一种优选方式使台体结构101a、102a这两者大体上共线。为了简洁起见，基座102的其它边缘并未在图中一一标注。芯片安装单元100的这种结构，可以在基座101、102各自的顶面上方预留较大的空间来容纳芯片110。

[0027] 图2C中，将芯片110倒装安装到芯片安装单元100上，其正面的各个电极分别对应粘附在基座101、102的顶面，要求基座101、102的顶面共面。此贴片步骤中，芯片110未交叠到台体结构101a、102a之上，而是与它们以错开的方式设置，并且芯片110与它们之间留有间隙。其后实施常规的塑封工艺，利用环氧树脂类的塑封料形成覆盖在引线框架100'正面的一个塑封层120，该塑封层120可以称作第一塑封层，以便与后文出现的另一个塑封层进行区分。塑封层120将引线框架100'和粘附到引线框架100'上的多个芯片110予以塑封包覆，如图2D-1。为了更详细的理解，图2D-2是将图2D-1中虚线框定的一部分进行放大的竖剖面示意图，芯片110通过粘合材料101如焊锡膏或导电银浆粘附在芯片安装单元100上。作为可选方式，既可以选择使塑封层120将引线框架100'完全塑封，即基座101、102的底面被塑封层120包覆，又可以选择将各个基座101、102的底面从塑封层120的底面外露出来。值得注意的是，本发明特意将虚线框定的结构（例如图2D-1）进行等比例放大（例如图2D-2），仅仅是为了满足阅读者直观参考的需要，这并不意味着这个框定的结构在该时刻被分离下来，除非有单独的说明，本发明后续涉及到的类似描述亦是如此。

[0028] 基于芯片110的初始厚度一般比较大，其导通电阻RDSon远未达到我们预期的要求，但是直接研磨芯片110会造成使其崩裂的潜在危险，而本发明在图2E-1的步骤中很好的解决了这个问题。在塑封层120的顶面实施研磨，使塑封层120持续减薄到一定程度就会露出芯片100，然后芯片110的背面也开始被研磨，从而达到同时减薄塑封层120和芯片110的目的，来实现缩减器件尺寸和获得较低的RDSon，由于塑封层120和引线框架100'的物理支撑作用，芯片100易于碎裂的情形得到抑制。台体结构101a、102a的顶端面共面，并且它们的厚度小于芯片110的厚度，设定研磨终止在台体结构101a、102a的顶端面上，所以芯片110的最终厚度就大体上等于台体结构101a、102a的高度，可见，芯片110的最终厚度可以通过设置台体结构101a、102a的高度值来进行调节。为了更详细的了解，图2E-2是将图2E-1中虚线框定的一部分结构进行放大的竖剖面示意图，图2E-3展示的是图2E-2中的结构的鸟瞰示意图，很容易理解，台体结构101a、102a的顶端面将最终与芯片110的减薄背面共面。

[0029] 在图2F-1中，沉积或溅射形成一个金属层130覆盖在研磨后的塑封层120的减薄顶面上，金属层130自然同时覆盖在台体结构101a、102a和芯片110的背面之上，此时金属层130与各台体结构101a、102a的顶端面形成电性接触，同时与各芯片110的减薄背面形成电性接触，请参见图2F-2，是将图2F-1中虚线框定的一部分结构进行放大的鸟瞰示意图，定义金属层130具有交叠在每个芯片安装单元100之上的区域130'。尽管本发明没有刻意示意出，但在一些实施方式中，还可以在芯片110的减薄背面植入重掺杂的掺杂物，以便在金属层130与芯片110背面的漏极区之间形成更好的欧姆接触。接着如图2G-1所示，对金属层130进行切割。实质上，具体是在每个区域130'上切割形成一些横向和/或纵向的切割口130''，以便在每个区域130'上分割出与芯片110的减薄背面形成电性接触的一个顶部电极130c，和分割出与台体结构101a的顶端面形成电性接触的一个顶部电极130a，以及分割出与台体结构102a的顶端面形成电性接触的一个顶部电极130b，此切割步骤可利用激光、切割刀等工具来实施。注意在此切割步骤中，任意两个相邻的区域130'之间可以切割分开也可以不切割分开，换言之，可以在每个区域130'的四周切割出一个呈现为矩形的环形切割口（未示出），来将一个指定的区域130'与环绕在它四周外侧的其他四个区域130'分割开，但这样的环形切割口并非是必须的，因为在如图2H所示的另一切割步骤中，会一并对金属层130进行切割，相邻的区域130'自然会被分离开，关于图2H的介绍在后续内容中将会详细体现。在完成金属层130的切割之后，作为可选但非必须步骤，如图2G-2所示，可沿着切割口130''继续对切割口130''下方的塑封层120实施切割，形成塑封层120中的切割槽120a，每条切割口
130''正下方相应交叠有一条切割槽120a。

[0030] 在图2H中，是另一个切割步骤，切割刀150对相邻芯片110间的包含引线框架100'、塑封层120和金属层130的叠层进行切割，至此每个芯片安装单元100连接在引线框架100'上的连筋均被切割断开，塑封层120则被切割成多个塑封体120'，金属层130交叠在每个芯片安装单元100之上的区域130'与位于它周围的其他金属层130区域分割开，形成如图2H~2I所示的功率半导体器件180。为了与后续的其他塑封体进行区分，塑封体120'可记作内塑封体或第一塑封体。一个塑封体120'将一个芯片安装单元100和一个芯片110予以包覆，台体结构101a、102a的顶端面和芯片110的减薄背面则均外露于塑封体120'的顶面（可参见图
2E-3），而在塑封体120'的顶面上设置有多个彼此分离的顶部电极130a 130c，顶部电极~
130a电性连接至台体结构101a，顶部电极130b电性连接至台体结构102a，顶部电极130c电性连接至芯片110的背面即漏极。形成在塑封体120'中位于切割口130''下方的切割槽120a是一种可选的实施方式。另外，很容易理解，当塑封层120将引线框架100'完全包覆时，基座
101、102的底面均被塑封体120'包覆在内，当基座101、102的底面均从塑封层120的底面外露时，基座101、102的底面均从塑封体120'的底面中外露。

[0031] 图2I的半导体器件180已经是一个完整意义上的功率器件，换言之，它能够直接被单独安装在PCB电路板上使用。但在图3A 3D的实施方式中，我们将继续对图2I的半导体器~件180进行一系列额外的制备工艺，此时半导体器件180可以称作初级器件，这些额外引入的工艺可以重新布置顶部电极130a 130c与外部电路进行信号连接的方式，也让基于该初~
级器件而制备的次级器件能够兼顾当前的一些封装类型（如图3E）。图3A展示了另一个包含多个互联单元200的引线框架200'，同样仅仅只是截取了引线框架200'的一部分结构作为示范性阐释，其可记作外引线框架或第二引线框架，每个互联单元200均包括多个承载引脚
201、202、203。当图2I的半导体器件180倒装安装到互联单元200上时，在各承载引脚的布局方式上，使该等顶部电极130a、130b、130c分别和该等承载引脚201、202、203一一对准重合，并通过涂覆在各引脚顶面上的导电粘合材料115（可参见图3C-2的竖剖面图），顶部电极
130a粘附在承载引脚201的顶面上，顶部电极130b粘附在承载引脚202的顶面上，顶部电极
130c粘附在承载引脚203的顶面上。半导体器件180完成倒装安装之后如图3B所示，同时该图也展示了基座101、102各自的底面均从塑封体120'的底面中外露的情形。

[0032] 如图3C-1，进行另一次塑封工艺，利用塑封料形成另一个塑封层140，塑封层140可以记作第二塑封层，以将引线框架200'和粘附在其上的多个半导体器件180予以包覆，同时使承载引脚201、202、203各自的底面都外露于该塑封层140的底面。图3C-2所示的结构是截取于图3C-1中由虚线框定的一个部分的放大示意图。如果塑封体120'内形成有切割槽120a，用于形成塑封层140的塑封料在完全固化前具有流动性，塑封料在这个时机将会侵入填充在切割槽120a内，待塑封料固化后，塑封层140的位于切割槽120a内的那部分就可以起到锁模的作用。之后进行图3D所示的切割步骤，对相邻半导体器件180间的包含引线框架
200'和塑封层140的叠层进行切割，形成多个半导体器件280即次级器件。塑封层140经切割后形成多个塑封体140'，可记作外塑封体或第二塑封体，引线框架200'经切割后，互联单元
200连接引线框架200'的各个连筋被切割断开。其中一个塑封体140'将一个互联单元200和一个半导体器件180包覆在内，包覆方式为使承载引脚201 203各自的底面都外露于塑封体~
140'的底面，如图3E所示，改图特意将塑封体140'的底面朝上放置以便观察。在图3C-2的实施方式中，尽管基座101、102的底面均从塑封体120'的底面中予以外露，但在形成塑封层
140的步骤中它们都被塑封层140包覆在内，所以后续基座101、102的底面也被籍由塑封层
140切割而来的塑封体140'包覆在内。

[0033] 图4A 4C的实施方式都是基于图3A 3D的方法流程而制备的，但略有区别。图4A的~ ~半导体器件与图3C-2的主要区别在于，基座101、102的底面完全被塑封体120'包覆在内，塑封体120'后续被籍由塑封层140切割而来的塑封体140'包覆在内，但塑封体120'的底面没有从塑封体140'的顶面中外露出来。图4B的半导体器件与图3C-2的主要区别在于，基座
101、102的底面均从塑封体120'的底面中外露出来，并且在形成塑封层140的步骤中，塑封体120'的底面从塑封层140的顶面中外露，此时基座101、102的底面同时亦从塑封层140的顶面外露，以至于基座101、102和塑封体120'各自的底面都从籍由塑封层140切割而来的塑封体140'的顶面中外露出来。另外，图4C中示意出的是另一种情况，基座101、102的底面被塑封体120'包覆在内而没有外露，在形成塑封层140的步骤中，塑封体120'底面从塑封层
140的顶面外露，则塑封体120'底面在后续步骤中可以从籍由塑封层140切割而来的塑封体
140'的顶面外露出来。

[0034] 以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。